半导体集成电路设计_复习大纲
复习大纲
1-4章：
1、双极集成电路工艺的隔离方法；
2、隐埋层杂质的选择原则；
3、外延层厚度包括哪几个部分，公式里的四项分别指什么？
4、双极集成电路工艺中的七次光刻和四次扩散分别指什么？
5、双极集成电路工艺中的双极晶体管的四层三结结构
6、集成和分立的双极型晶体管结构上有何区别？
7、基区扩散电阻的修正方式；
8、扩散电阻最小条宽的确定原则；基区扩散电阻最小宽度受限的因素及其最小宽度？
9、Al的方块电阻是0.05Ω/□，多晶硅的方块电阻是30Ω/□。线宽是8μm，长度是10μm，
试计算上述两种材料构成的电阻阻值
10、SBD与普通二极管的相比，有哪些特点？
11、集成电阻器和电容器的优缺点；
12、集成NPN晶体管中的寄生电容
13、横向PNP管的特点；
14、横向PNP管的直流电流放大倍数小的原因；P31-34
15、减小NPN晶体管中的集电极串联电阻r CS的方法；
16、衬底PNP的特点；
17、集成二极管中最常用的是哪两种，具体什么特点？
18、SCT的工作特点？
19、MOS集成电路工艺中提高场开启电压的方法？P46
20、沟道长度调制效应
21、器件的亚阈值特性
22、四管单元→五管单元→六管单元是演变的？
23、六管单元TTL与非门电路与五管单元相比，有哪些优点？若将它改造成STTL电
路，哪些晶体管要加肖特基势垒二极管？
7-10章、12、13、17章：
1.CMOS静态反相器的主要类型？
2.CMOS反相器设计采用两种准则：对称波形设计准则；准对称波形准则。
3.自举反相器电路，自举反相器的工作原理
4.饱和E/E自举反相器的输出高电平比电源电压低一个开启电压；耗尽负载反相器，负
载管为耗尽型MOSFET，其栅源短接。
5.有比反相器和无比反相器
6.在CMOS电路中，负载电容C L的充电和放电时间限制了门的开关速度。分析CMOS反
相器中负载电容C L
7.什么是导电因子，其值是多少？
8.CMOS反相器三个工作区之间的关系
9.CMOS反相器的上升和下降时间，如何使其基本相等？
10.CMOS反相器功耗的组成？
CMOS反相器的动态功耗为：输出端负载电容充放电功耗；消耗的平均功率跟电路中的电容充放电所需能量成正比，和开关频率成正比，和电源电压的平方成正比
11.噪声容限是指与输入输出特性密切相关的参数.通常用低噪声容限和高噪声容限来确定
12.器件尺寸可以减小寄生电容和沟道长度，从
而改善电路的性能和集成度。MOS器件尺寸缩小后，会引入一系列的端沟道和窄沟道效应。MOS器件“按比例缩小”的理论是建立在器件中的电场迁都和形状在器件尺寸缩小后保持不变的基础之上，称为恒定电厂理论，简称CE理论。
13.考虑一个电阻负载反相器电路：VDD=5V，K N=20uA/V2，V T0=0.8V，R L=200KΩ，W/L=2。
计算VTC曲线上的临界电压值（V OL、V OH、V IL、V IH）及电路的噪声容限，并评价该直流反相器的设计质量。
解：K’N=K N(W/L)=40uA/V2 ∴K’N R L=8V-1
V in V OL=V DD-V T0+1/K N R L=0.147V V IL= V T0+1/K N R L=0.925V V =V T0N R L=1.97V ∴V NML=V IL-V OL=0.78V V NMH=V OH-V IH=3.03V V NML过小，会导致识别输入信号时发生错误。为得到较好的抗噪声性能，较低的信号噪声容限应至少为V DD的1/4，即V DD=5V时取1.25V。 14.NMOS或非门、与非门电路结构 15.VDD=5V，K N=30uA/V2 ，V T0=1V，设计一个V OL=0.2V的电阻负载反相器电路，并确 定满足V OL条件时的负载电阻R L的阻值。W/L=2 16.设计一个V OL=0.6V的电阻负载反相器，增强型驱动晶体管V T0=1V，V DD=5V； 1）求V IL和V IH 2）求噪声容限V NML和V NMH 17.NMOS组合逻辑电路的结构 18.CMOS逻辑门电路结构 19.画出F=AB+CD的CMOS组合逻辑门电路。 20. 第160页表8.1 21. 动态门电路解决电荷再分配的方法 22. 动态CMOS 逻辑与钟控CMOS 逻辑的异同、优缺点？ 都有求值阶段、保持阶段 动态CMOS 逻辑的电荷再分配问题，钟控CMOS 逻辑不存在这一问题 23. MOS 管的串联和并联的上升和下降时间 24. 传输门电路主要类型 25. RS 触发器工作原理 26. 课后习题8.4和8.5 27. 多路开关的逻辑功能及其表达式 28. 存储器的单元阵列 29. 存储器的分类及组成 30. 掩膜编程ROM 工作原理 31. 现成可编程ROM 分类及其结构 32. 各类MOS 单级放大电路的特点 33. 精密匹配电流镜能达到精密匹配是由于采用以下几个措施：①增加了T3射随器缓冲， 改善了I B 引入的电流传输差；②利用R1=R2的负反馈，减小ΔV BE 引入的电流差；③为抵消I B3的影响，在T2的集电极增加射极跟随器T4，利用T4的,抵消I B3，进一步提高了Ir 和Io 的对称性 34. 电流镜镜像电流的计算 35. 采用有源负载的放大器的优点？ ⑴有源负载的交流阻抗r AC 很大，所以使每级放大器的电压增益A V 提高。因而可以减少放大器的级数。简化频率补偿；⑵有源负载的直流电阻R DC 很小，所以为获得高的电压增益A V 不需要很高的电源电压，因而有源负载放大器可以在低压、小电流下工作；⑶运放采用有源负载差分输入级，可不需要额外原件，即可实现“单端化” 36. 集成运放有四部分组成：差分输入级、中间增益级、推挽输出级和各级的偏置电路 37. 模拟集成电路对输出级的要求主要是：①输出电压或输出电流幅度大，能向负载输出规 定数量的功率，而且静态功耗小；②输入阻抗高、输出阻抗低，在前级放大器和外接负载间进行隔离；③能满足频率响应的要求；④具有过载和短路保护 38. 集成运放的版图设计过程与数字集成电路一样，也分为几个步骤：1划分隔离区；2元 器件图形和尺寸设计（晶体管的图形尺寸；电阻的设计；电容的设计）；3布局和布线 （力 F 求原件排列紧凑减小寄生效应影响；对要求对称的元件尽量对称；采用热设计的方法；引出端的排列应与通用运算放大器的统一标准一致） 39. 集成电路设计包括逻辑设计、电路设计、版图设计和工艺设计。通常有两种设计途径： 正想设计和逆向设计。I 正向设计流程：⑴根据功能要求进行系统设计（画出框图）；⑵划分成子系统进行逻辑设计；⑶有逻辑图或功能块功能要求进行电路设计；⑷由电路图设计版图，根据电路及现有工艺条件，经模拟验证再绘制总图；⑸工艺设计，如原材料选择，设计工艺参数，工艺方案，确定工艺条件，工艺流程；II 逆向设计：提取横向尺寸；提取纵向尺寸；测试产品的电学参数； 40. 图中一个主从RS 触发器的逻辑图，要求： （1）分析触发器的工作原理，它是高电平触发，还是低电平触发。 （2）用合适的符号（S 、S 、R 和R ）标示置1端和置0端。 41. 二输入的E/D NMOS 或非的电路参数为：V TD ＝-3V ，V TE ＝1V ，k D ’=k E ’=25μA/V 2， V V D D B R A R 5,8,5,,===ββ，试计算最坏情况的V OL 和最好情况的的V OL 值。 37. 在电路中往往最后一个门电路要去驱动大的负载，若用一个简单的级联反相器的组合驱动，则可以定义一个级间比值，这个比值就是相邻级中MOS 管宽度增加的倍数。从延迟时间最小考虑，最佳的级间比值为自然数e ，约为2.718。某CMOS 电路负载电容近似等于e 6Cg ，Cg 为标准器栅电容。已知标准反相器的平均延迟时间t av =2ns 。试求， (1)用标准反相器直接驱动负载电容的延迟时间。 (2)用逐级放大反相器驱动负载电容的最小延迟时间。 ---------------------------------------------------------------最新资料推荐------------------------------------------------------ 2015半导体物理器件期末考试试题(全) 半导体物理器件原理（期末试题大纲）指导老师：陈建萍一、简答题（共 6 题，每题 4 分）。 代表试卷已出的题目1、耗尽区：半导体内部净正电荷与净负电荷区域，因为它不存在任何可动的电荷，为耗尽区（空间电荷区的另一种称呼）。 2、势垒电容：由于耗尽区内的正负电荷在空间上分离而具有的电容充放电效应，即反偏 Fpn 结的电容。 3、Pn 结击穿：在特定的反偏电压下，反偏电流迅速增大的现象。 4、欧姆接触：金属半导体接触电阻很低，且在结两边都能形成电流的接触。 5、饱和电压：栅结耗尽层在漏端刚好夹断时所加的漏源电压。 6、阈值电压：达到阈值反型点所需的栅压。 7、基区宽度调制效应：随 C-E 结电压或 C-B 结电压的变化，中性基区宽度的变化。 8、截止频率：共发射极电流增益的幅值为 1 时的频率。 9、厄利效应：基带宽度调制的另一种称呼（晶体管有效基区宽度随集电结偏置电压的变化而变化的一种现象） 10、隧道效应：粒子穿透薄层势垒的量子力学现象。 11、爱因斯坦关系：扩散系数和迁移率的关系： 12、扩散电容：正偏 pn 结内由于少子的存储效应而形成的电容。 1/ 11 13、空间电荷区：冶金结两侧由于 n 区内施主电离和 p 区内受主电离 ---------------------------------------------------------------最新资料推荐------------------------------------------------------ 而形成的带净正电荷与净负电荷的区域。 14、单边突变结：冶金结的一侧的掺杂浓度远大于另一侧的掺杂浓度的 pn 结。 15、界面态：氧化层--半导体界面处禁带宽度中允许的电子能态。 16、平带电压：平带条件发生时所加的栅压，此时在氧化层下面的半导体中没有空间电荷区。 17、阈值反型点：反型电荷密度等于掺杂浓度时的情形。 18、表面散射：当载流子在源极和源漏极漂移时，氧化层--半导体界面处载流子的电场吸引作用和库伦排斥作用。 19、雪崩击穿：由雪崩倍增效应引起的反向电流的急剧增大，称为雪崩击穿。 20、内建电场：n 区和 p 区的净正电荷和负电荷在冶金结附近感生出的电场叫内建电场，方向由正电荷区指向负电荷区，就是由 n 区指向 p 区。 21、齐纳击穿：在重掺杂 pn 结内，反偏条件下结两侧的导带与价带离得非常近，以至于电子可以由 p 区的价带直接隧穿到 n 区的导带的现象。 22、大注入效应：大注入下，晶体管内产生三种物理现象，既三个效应，分别称为：（1）基区电导调制效应；（2）有效基区扩展效应； (3)发射结电流集边效应。 它们都将造成晶体管电流放大系数的下降。 3/ 11 第1章 集成电路的基本制造工艺 1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。 第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题 2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r 2.2 所示。 提示：先求截锥体的高度 up BL epi mc jc epi T x x T T -----= 然后利用公式： b a a b WL T r c -? = /ln 1ρ ， 2 1 2?? =--BL C E BL S C W L R r b a a b WL T r c -? = /ln 3ρ 321C C C CS r r r r ++= 注意：在计算W 、L 时, 应考虑横向扩散。 2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能 的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大? 答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。 2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下 ，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。给出设计条件如下： 答： 解题思路 ⑴由0I 、α求有效发射区周长Eeff L ； ⑵由设计条件画图 ①先画发射区引线孔； ②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边； ⑥由A D 先画出外延岛的三边； ⑦由C B D -画出集电极接触孔； ⑧由A D 画出外延岛的另一边； ⑨由I d 画出隔离槽的四周； ⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件，若不满足，则要对所作 的图进行修正，直至满足V V OL 4.0≤的条件。（CS C OL r I V V 00 ES += 及己知 V V C 05.00ES =） 第3章 集成电路中的无源元件 复 习 思 考 题 3.3 设计一个4k Ω的基区扩散电阻及其版图。 试求： (1) 可取的电阻最小线宽min R W =?你取多少? 答：12μm (2) 粗估一下电阻长度，根据隔离框面积该电阻至少要几个弯头? 答：一个弯头 第4章 晶体管 (TTL)电路 复 习 思 考 题 4.4 某个TTL 与非门的输出低电平测试结果为 OL V =1V 。试问这个器件合格吗?上 机使用时有什么问题? 答：不合格。 4.5 试分析图题4.5所示STTL 电路在导通态和截止态时各节点的电压和电流，假定各管的 β=20, BEF V 和一般NPN 管相同， BCF V =0.55V , CES V =0.4～0.5V , 1 CES V =0.1～0.2V 。 答：（1）导通态（输出为低电平） V V B 1.21= ， V V B 55.12= ，V V B 2.13= ，V V B 5.04= ，V V B 8.05= ， 芯片设计和生产流程 大家都是电子行业的人，对芯片，对各种封装都了解不少，但是你 知道一个芯片是怎样设计出来的么？你又知道设计出来的芯片是 怎么生产出来的么？看完这篇文章你就有大概的了解。 复杂繁琐的芯片设计流程 芯片制造的过程就如同用乐高盖房子一样，先有晶圆作为地基，再层层往上叠的芯片制造流程后，就可产出必要的IC芯片（这些会在后面介绍）。然而，没有设计图，拥有再强制造能力都没有用，因此，建筑师的角色相当重要。但是IC设计中的建筑师究竟是谁呢？本文接下来要针对IC设计做介绍。 在IC生产流程中，IC多由专业IC设计公司进行规划、设计，像是联发科、高通、Intel等知名大厂，都自行设计各自的IC芯片，提供不同规格、效能的芯片给下游厂商选择。因为IC是由各厂自行设计，所以IC设计十分仰赖工程师的技术，工程师的素质影响着一间企业的价值。然而，工程师们在设计一颗IC芯片时，究竟有那些步骤？设计流程可以简单分成如下。 设计第一步，订定目标 在IC设计中，最重要的步骤就是规格制定。这个步骤就像是在设计建筑前，先决定要几间房间、浴室，有什么建筑法规需要遵守，在确定好所有的功能之后在进行设计，这样才不用再花额外的时间进行后续修改。IC设计也需要经过类似的步骤，才能确保设计出来的芯片不会有任何差错。 规格制定的第一步便是确定IC的目的、效能为何，对大方向做设定。接着是察看有哪些协定要符合，像无线网卡的芯片就需要符合IEEE802.11等规範， 不然，这芯片将无法和市面上的产品相容，使它无法和其他设备连线。最后则是 确立这颗IC的实作方法，将不同功能分配成不同的单元，并确立不同单元间连结的方法，如此便完成规格的制定。 设计完规格后，接着就是设计芯片的细节了。这个步骤就像初步记下建筑的规画，将整体轮廓描绘出来，方便后续制图。在IC芯片中，便是使用硬体描述语言（HDL）将电路描写出来。常使用的HDL有Verilog、VHDL等，藉由程式码便可轻易地将一颗IC地功能表达出来。接着就是检查程式功能的正确性并持续修改，直到它满足期望的功能为止。 ▲32bits加法器的Verilog范例。 有了电脑，事情都变得容易 有了完整规画后，接下来便是画出平面的设计蓝图。在IC设计中，逻辑合成这个步骤便是将确定无误的HDL code，放入电子设计自动化工具（EDA tool），让电脑将HDL code转换成逻辑电路，产生如下的电路图。之后，反 一、填空题 1．纯净半导体Si 中掺V 族元素的杂质，当杂质电离时释放 电子 。这种杂质称 施主 杂质；相应的半导体称 N 型半导体。 2．当半导体中载流子浓度的分布不均匀时，载流子将做 扩散 运动；在半导体存在外加电压情况下，载流子将做 漂移 运动。 3．n o p o =n i 2标志着半导体处于 平衡 状态，当半导体掺入的杂质含量改变时，乘积n o p o 改变否？ 不变 ；当温度变化时，n o p o 改变否？ 改变 。 4．非平衡载流子通过 复合作用 而消失， 非平衡载流子的平均生存时间 叫做寿命τ，寿命τ与 复合中心 在 禁带 中的位置密切相关，对于强p 型和 强n 型材料，小注入时寿命τn 为 ，寿命τp 为 . 5． 迁移率 是反映载流子在电场作用下运动难易程度的物理量， 扩散系数 是反映有浓度梯度时载流子运动难易程度的物理量，联系两者的关系式是 q n n 0=μ ，称为 爱因斯坦 关系式。 6．半导体中的载流子主要受到两种散射，它们分别是电离杂质散射 和 晶格振动散射 。前者在 电离施主或电离受主形成的库伦势场 下起主要作用，后者在 温度高 下起主要作用。 7．半导体中浅能级杂质的主要作用是 影响半导体中载流子浓度和导电类型 ；深能级杂质所起的主要作用 对载流子进行复合作用 。 8、有3个硅样品，其掺杂情况分别是：甲 含铝1015cm -3 乙. 含硼和磷各1017 cm -3 丙 含镓1017 cm -3 室温下，这些样品的电阻率由高到低的顺序是 乙 甲 丙 。样品的电子迁移率由高到低的顺序是甲丙乙 。费米能级由高到低的顺序是 乙> 甲> 丙 。 9．对n 型半导体，如果以E F 和E C 的相对位置作为衡量简并化与非简并化的标准，那么 T k E E F C 02>- 为非简并条件； T k E E F C 020≤-< 为弱简并条件； 0≤-F C E E 为简并条件。 10．当P-N 结施加反向偏压增大到某一数值时，反向电流密度突然开始迅速增大的现象称为 PN 结击穿 ，其种类为： 雪崩击穿 、和 齐纳击穿（或隧道击穿） 。 11．指出下图各表示的是什么类型半导体？ 12. 以长声学波为主要散射机构时，电子迁移率μn 与温度的 -3/2 次方成正比 13 半导体中载流子的扩散系数决定于其中的 载流子的浓度梯度 。 14 电子在晶体中的共有化运动指的是 电子不再完全局限在某一个原子上，而是可以从晶胞中某一点自由地运动到其他晶胞内的对应点，因而电子可以在整个晶体中运动 。 二、选择题 1根据费米分布函数，电子占据（E F +kT ）能级的几率 B 。 A ．等于空穴占据（E F +kT ）能级的几率 B ．等于空穴占据（E F －kT ）能级的几率 C ．大于电子占据E F 的几率 D ．大于空穴占据 E F 的几率 2有效陷阱中心的位置靠近 D 。 A. 导带底 B.禁带中线 C ．价带顶 D ．费米能级 3对于只含一种杂质的非简并n 型半导体，费米能级E f 随温度上升而 D 。 A. 单调上升 B. 单调下降 C ．经过一极小值趋近E i D ．经过一极大值趋近E i 7若某半导体导带中发现电子的几率为零，则该半导体必定＿D ＿。 A ．不含施主杂质 B ．不含受主杂质 C ．不含任何杂质 D ．处于绝对零度 第一章 半导体中的电子状态 §1.1 锗和硅的晶体结构特征 金刚石结构的基本特征 §1.2 半导体中的电子状态和能带 电子共有化运动概念 绝缘体、半导体和导体的能带特征。几种常用半导体的禁带宽度； 本征激发的概念 §1.3 半导体中电子的运动 有效质量 导带底和价带顶附近的E(k)~k 关系()()2 * 2n k E k E m 2h -0= ； 半导体中电子的平均速度dE v hdk = ； 有效质量的公式：2 2 2 * 11dk E d h m n = 。 §1.4本征半导体的导电机构 空穴 空穴的特征：带正电；p n m m ** =-；n p E E =-；p n k k =- §1.5 回旋共振 §1.6 硅和锗的能带结构 导带底的位置、个数； 重空穴带、轻空穴 第二章 半导体中杂质和缺陷能级 §2.1 硅、锗晶体中的杂质能级 基本概念：施主杂质，受主杂质，杂质的电离能，杂质的补偿作用。 §2.2 Ⅲ—Ⅴ族化合物中的杂质能级 杂质的双性行为 第三章 半导体中载流子的统计分布 热平衡载流子概念 §3.1状态密度 定义式：()/g E dz dE =； 导带底附近的状态密度：() () 3/2 * 1/2 3 2()4n c c m g E V E E h π=-； 价带顶附近的状态密度：() () 3/2 *1/2 3 2()4p v V m g E V E E h π=- §3.2 费米能级和载流子的浓度统计分布 Fermi 分布函数：()01 ()1exp /F f E E E k T = +-???? ； Fermi 能级的意义：它和温度、半导体材料的导电类型、杂质的含量以及能量零点的选取有关。1）将半导体中大量的电子看成一个热力学系统，费米能级F E 是系统的化学势；2）F E 可看成量子态是否被电子占据的一个界限。3）F E 的位置比较直观地标志了电子占据量子态的情况，通常就说费米能级标志了电子填充能级的水平。费米能级位置较高，说明有较多的能量较高的量子态上有电子。 Boltzmann 分布函数：0()F E E k T B f E e --=； 导带底、价带顶载流子浓度表达式： 0()()c c E B c E n f E g E dE '= ? 复习大纲 1-4章： 1、双极集成电路工艺的隔离方法； 2、隐埋层杂质的选择原则； 3、外延层厚度包括哪几个部分，公式里的四项分别指什么？ 4、双极集成电路工艺中的七次光刻和四次扩散分别指什么？ 5、双极集成电路工艺中的双极晶体管的四层三结结构 6、集成和分立的双极型晶体管结构上有何区别？ 7、基区扩散电阻的修正方式； 8、扩散电阻最小条宽的确定原则；基区扩散电阻最小宽度受限的因素及其最小宽度？ 9、Al的方块电阻是0.05Ω/□，多晶硅的方块电阻是30Ω/□。线宽是8μm，长度是10μm， 试计算上述两种材料构成的电阻阻值 10、SBD与普通二极管的相比，有哪些特点？ 11、集成电阻器和电容器的优缺点； 12、集成NPN晶体管中的寄生电容 13、横向PNP管的特点； 14、横向PNP管的直流电流放大倍数小的原因；P31-34 15、减小NPN晶体管中的集电极串联电阻r CS的方法； 16、衬底PNP的特点； 17、集成二极管中最常用的是哪两种，具体什么特点？ 18、SCT的工作特点？ 19、MOS集成电路工艺中提高场开启电压的方法？P46 20、沟道长度调制效应 21、器件的亚阈值特性 22、四管单元→五管单元→六管单元是演变的？ 23、六管单元TTL与非门电路与五管单元相比，有哪些优点？若将它改造成STTL电 路，哪些晶体管要加肖特基势垒二极管？ 7-10章、12、13、17章： 1.CMOS静态反相器的主要类型？ 2.CMOS反相器设计采用两种准则：对称波形设计准则；准对称波形准则。 3.自举反相器电路，自举反相器的工作原理 4.饱和E/E自举反相器的输出高电平比电源电压低一个开启电压；耗尽负载反相器，负 载管为耗尽型MOSFET，其栅源短接。 5.有比反相器和无比反相器 6.在CMOS电路中，负载电容C L的充电和放电时间限制了门的开关速度。分析CMOS反 相器中负载电容C L 7.什么是导电因子，其值是多少？ 8.CMOS反相器三个工作区之间的关系 9.CMOS反相器的上升和下降时间，如何使其基本相等？ 10.CMOS反相器功耗的组成？ 一、选择题 1.与绝缘体相比，半导体的价带电子激发到导带所需要的能量 （ B ）。 A. 比绝缘体的大 B.比绝缘体的小 C. 和绝缘体的相同 2.受主杂质电离后向半导体提供（ B ），施主杂质电离后向半 导体提供（ C ），本征激发向半导体提供（ A ）。 A. 电子和空穴 B.空穴 C. 电子 3.对于一定的N型半导体材料，在温度一定时，减小掺杂浓度，费 米能级会（ B ）。 A.上移 B.下移 C.不变 4.在热平衡状态时，P型半导体中的电子浓度和空穴浓度的乘积为 常数，它和（ B ）有关 A.杂质浓度和温度 B.温度和禁带宽度 C.杂质浓度和禁带宽度 D.杂质类型和温度 5.· 6.MIS结构发生多子积累时，表面的导电类型与体材料的类型 （ B ）。 A.相同 B.不同 C.无关 7.空穴是( B )。 A.带正电的质量为正的粒子 B.带正电的质量为正的准粒子 C.带正电的质量为负的准粒子 D.带负电的质量为负的准粒子 8.砷化稼的能带结构是（ A ）能隙结构。 A. 直接 B. 间接 9. 将Si 掺杂入GaAs 中，若Si 取代Ga 则起（ A ）杂质作 用，若Si 取代As 则起（ B ）杂质作用。 A. 施主 B. 受主 C. 陷阱 D. 复合中心 10. 在热力学温度零度时，能量比F E 小的量子态被电子占据的概率为 （ D ），当温度大于热力学温度零度时，能量比F E 小的量子态被电子占据的概率为（ A ）。 · A. 大于1/2 B. 小于1/2 C. 等于1/2 D. 等于1 E. 等于0 11. 如图所示的P 型半导体MIS 结构 的C-V 特性图中，AB 段代表 （ A ），CD 段代表（B ）。 A. 多子积累 B. 多子耗尽 C. 少子反型 D. 平带状态 12. P 型半导体发生强反型的条件（ B ）。 A. ???? ??=i A S n N q T k V ln 0 B. ??? ? ??≥i A S n N q T k V ln 20 C. ???? ??= i D S n N q T k V ln 0 D. ???? ??≥i D S n N q T k V ln 20 13. - 14. 金属和半导体接触分为：（ B ）。 A. 整流的肖特基接触和整流的欧姆接触 B. 整流的肖特基接触和非整流的欧姆接触 1、解释基本概念：集成电路，集成度，特征尺寸 参考答案： A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。 B、集成度是指在每个芯片中包含的元器件的数目。 C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。 2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE 参考答案： IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction 3、试述集成电路的几种主要分类方法 参考答案： 集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。 4、试述“自顶向下”集成电路设计步骤。 参考答案： “自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。 5、比较标准单元法和门阵列法的差异。 参考答案： 电子科技大学二零零 七 至二零零 八 学年第 一 学期期 末 考试 一、选择填空（22分） 1、在硅和锗的能带结构中，在布里渊中心存在两个极大值重合的价带，外面的能带（ B ）， 对应的有效质量（ C ），称该能带中的空穴为( E )。 A. 曲率大； B. 曲率小； C. 大； D. 小； E. 重空穴； F. 轻空穴 2、如果杂质既有施主的作用又有受主的作用，则这种杂质称为（ F ）。 A. 施主 B. 受主 C.复合中心 D.陷阱 F. 两性杂质 3、在通常情况下，GaN 呈（ A ）型结构，具有（ C ），它是（ F ）半导体材料。 A. 纤锌矿型； B. 闪锌矿型； C. 六方对称性； D. 立方对称性； E.间接带隙； F. 直接带隙。 4、同一种施主杂质掺入甲、乙两种半导体，如果甲的相对介电常数εr 是乙的3/4， m n */m 0值是乙的2倍，那么用类氢模型计算结果是（ D ）。 A.甲的施主杂质电离能是乙的8/3，弱束缚电子基态轨道半径为乙的3/4 B.甲的施主杂质电离能是乙的3/2，弱束缚电子基态轨道半径为乙的32/9 C.甲的施主杂质电离能是乙的16/3，弱束缚电子基态轨道半径为乙的8/3 D.甲的施主杂质电离能是乙的32/9，的弱束缚电子基态轨道半径为乙的3/8 5、.一块半导体寿命τ=15μs ，光照在材料中会产生非平衡载流子，光照突然停止30μs 后，其中非平衡载流子将衰减到原来的（ C ）。 A.1/4 ； B.1/e ； C.1/e 2 ； D.1/2 6、对于同时存在一种施主杂质和一种受主杂质的均匀掺杂的非简并半导体，在温度足够高、n i >> /N D -N A / 时，半导体具有 （ B ） 半导体的导电特性。 A. 非本征 B.本征 7、在室温下，非简并Si 中电子扩散系数D ｎ与ＮＤ有如下图 （C ） 所示的最恰当的依赖关系： Ｄｎ Ｄｎ Ｄｎ Ｄｎ Ａ Ｂ Ｃ Ｄ 8、在纯的半导体硅中掺入硼，在一定的温度下，当掺入的浓度增加时，费米能级向（ A ）移动；当掺 ＮＤ ＮＤ ＮＤ ＮＤ 基础知识 1.导体，绝缘体和半导体的能带结构有什么不同?并以此说明半导体的导电机理（两种载流子参与导电）与金属有何不同？ 导体能带中一定有不满带；绝缘体能带中只有满带和空带，禁带宽度较宽一般大于2eV；半导体T=0 K时，能带中只有满带和空带，T>0 K时，能带中有不满带，禁带宽度较小，一般小于2eV。（能带状况会发生变化） 半导体的导带没有电子，但其价带中电子吸收能量，会跃迁至导带，价带中也会剩余空穴。在外电场的情况下，跃迁到导带中的电子和价带中的空穴都会参与导电。而金属中价带电子是非满带，在外场的作用下直接产生电流。 2.什么是空穴?它有哪些基本特征?以硅为例，对照能带结构和价键结构图理解空穴概念。 当满带附近有空状态k’时，整个能带中的电 流，以及电流在外场作用下的变化，完全如同存在 一个带正电荷e和具有正有效质量|m n* | 、速度 为v（k’）的粒子的情况一样，这样假想的粒子称 为空穴。 3.半导体材料的一般特性。 （1）电阻率介于导体与绝缘体之间 （2）对温度、光照、电场、磁场、湿度等敏感 （3）性质与掺杂密切相关 4.费米统计分布与玻耳兹曼统计分布的主要差别是什么？什么情况下费米分布函数可以转化为玻耳兹曼函数？为什么通常情况下，半导体中载流子分布都可以用玻耳兹曼分布来描述？ 麦克斯韦-玻尔兹曼统计的粒子是可分辨的；费米-狄拉克统计的粒子不可分辨，而且每个状态只可能占据一个粒子。低掺杂半导体中载流子遵循玻尔兹曼分布，称为非简并性系统；高掺杂半导体中载流子遵循费米分布，称为简并性系统。 费米分布：f(E)=1 1+exp(E?E F k0T ) 玻尔兹曼分布：f(E)=e? E?E F k0T 空穴分布函数：f V(E)=1?f(E)=1 exp(?E?E F k0T )+1 （能态E不被电子占据的几率） 当E-E F?k0T时有exp(E?E F k0T )?1，所以1+exp(E?E F k0T )≈exp(E?E F k0T )，则费米分布函数转 化为f(E)=e?E?E F k0T，即玻尔兹曼分布。 半导体中常见费米能级E F位于禁带中，满足E-E F?k0T的条件，因此导带和价带中的所有量子态来说，电子和空穴都可以用玻尔兹曼分布描述。 半导体集成电路项目规划设计方案 规划设计/投资分析/实施方案 摘要 该半导体集成电路项目计划总投资21252.85万元，其中：固定资产投资16297.49万元，占项目总投资的76.68%；流动资金4955.36万元，占项目总投资的23.32%。 达产年营业收入42842.00万元，总成本费用34173.50万元，税金及附加364.82万元，利润总额8668.50万元，利税总额10228.98万元，税后净利润6501.38万元，达产年纳税总额3727.61万元；达产年投资利润率40.79%，投资利税率48.13%，投资回报率30.59%，全部投资回收期 4.77年，提供就业职位978个。 报告根据项目实际情况，提出项目组织、建设管理、竣工验收、经营管理等初步方案；结合项目特点提出合理的总体及分年度实施进度计划。 在国家政策大力支持下，我国集成电路市场保持高速增长，根据中国半导体行业协会统计，自2009年至2018年，我国集成电路销售规模从 1,109亿元增长至6,532亿元，期间的年均复合增长率达到21.78%。2018年，受第四季度全球半导体市场下滑影响，中国集成电路产业2018年全年增速有所放缓，同比增长20.7%，其中，设计业同比增长21.5%；制造业同比增长25.6%；封装测试业同比增长16.1%。 报告主要内容：概况、建设背景及必要性、市场调研预测、投资建设方案、项目选址、建设方案设计、工艺分析、项目环境保护和绿色生产分 析、安全生产经营、风险应对评估、节能评价、项目进度说明、投资可行性分析、经济效益分析、项目综合评估等。 半导体集成电路项目规划设计方案目录 第一章概况 第二章建设背景及必要性 第三章投资建设方案 第四章项目选址 第五章建设方案设计 第六章工艺分析 第七章项目环境保护和绿色生产分析第八章安全生产经营 第九章风险应对评估 第十章节能评价 第十一章项目进度说明 第十二章投资可行性分析 第十三章经济效益分析 第十四章项目招投标方案 第十五章项目综合评估 第一章 1．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？ 晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。MOORE定律 2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。 拥有设计人才和技术，但不拥有生产线。特点：电路设计，工艺制造，封装分立运行。 环境：IC产业生产能力剩余，人们需要更多的功能芯片设计 3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？ MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。意义：降低成本。 4．集成电路设计需要哪四个方面的知识？ 系统，电路，工具，工艺方面的知识 第二章 1．为什么硅材料在集成电路技术中起着举足轻重的作用? 原材料来源丰富，技术成熟，硅基产品价格低廉 2．GaAs和InP材料各有哪些特点? P10,11 3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？ 接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触 4．说出多晶硅在CMOS工艺中的作用。P13 5．列出你知道的异质半导体材料系统。 GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎样形成的，有什么特点? SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低 7. 肖特基接触和欧姆型接触各有什么特点？ 肖特基接触：阻挡层具有类似PN结的伏安特性。欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。 8. 简述双极型晶体管和MOS晶体管的工作原理。P19,21 第三章 1．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。 意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。外延方法:液态生长，气相外延生长，金属有机物气相外延生长 2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。P28,29 3．写出光刻的作用，光刻有哪两种曝光方式？作用：把掩膜上的图形转换成晶圆上的器件结构。曝光方式有接触与非接触两种。 4．X射线制版和直接电子束直写技术替代光刻技术有什么优缺点？ X 射线（X-ray）具有比可见光短得多的波长，可用来制作更高分辨率的掩膜版。电子 一、填空题 1．纯净半导体Si 中掺错误！未找到引用源。族元素的杂质，当杂质电离时释放 电子 。这种杂质称 施主 杂质；相应的半导体称 N 型半导体。 2．当半导体中载流子浓度的分布不均匀时，载流子将做 扩散 运动；在半导体存在外加电压情况下，载流子将做 漂移 运动。 3．n o p o =n i 2标志着半导体处于 平衡 状态，当半导体掺入的杂质含量改变时，乘积n o p o 改变否？ 不变 ；当温度变化时，n o p o 改变否？ 改变 。 4．非平衡载流子通过 复合作用 而消失， 非平衡载流子的平均生存时间 叫做寿命τ，寿命τ与 复合中心 在 禁带 中的位置密切相关，对于强p 型和 强n 型材料，小注入时寿命τn 为 ，寿命τp 为 . 5． 迁移率 是反映载流子在电场作用下运动难易程度的物理量， 扩散系数 是反映有浓度梯度时载 q n n 0=μ ，称为 爱因斯坦 关系式。 6．半导体中的载流子主要受到两种散射，它们分别是电离杂质散射 和 晶格振动散射 。前者在 电离施主或电离受主形成的库伦势场 下起主要作用，后者在 温度高 下起主要作用。 7．半导体中浅能级杂质的主要作用是 影响半导体中载流子浓度和导电类型 ；深能级杂质所起的主要作用 对载流子进行复合作用 。 8、有3个硅样品，其掺杂情况分别是：甲 含铝1015cm -3 乙. 含硼和磷各1017 cm -3 丙 含镓1017 cm -3 室温下，这些样品的电阻率由高到低的顺序是 乙 甲 丙 。样品的电子迁移率由高到低的顺序是甲丙乙 。费米能级由高到低的顺序是 乙> 甲> 丙 。 9．对n 型半导体，如果以E F 和E C 的相对位置作为衡量简并化与非简并化的标准，那么 T k E E F C 02>- 为非简并条件； T k E E F C 020≤-< 为弱简并条件； 0≤-F C E E 为简并条件。 10．当P-N 结施加反向偏压增大到某一数值时，反向电流密度突然开始迅速增大的现象称为 PN 结击穿 ，其种类为： 雪崩击穿 、和 齐纳击穿（或隧道击穿） 。 11．指出下图各表示的是什么类型半导体？ 12. 以长声学波为主要散射机构时，电子迁移率μn 与温度的 -3/2 次方成正比 13 半导体中载流子的扩散系数决定于其中的 载流子的浓度梯度 。 14 电子在晶体中的共有化运动指的是 电子不再完全局限在某一个原子上，而是可以从晶胞中某一点自由地运动到其他晶胞内的对应点，因而电子可以在整个晶体中运动 。 二、选择题 1根据费米分布函数，电子占据（E F +kT ）能级的几率 B 。 A ．等于空穴占据（E F +kT ）能级的几率 B ．等于空穴占据（E F －kT ）能级的几率 C ．大于电子占据E F 的几率 D ．大于空穴占据 E F 的几率 2有效陷阱中心的位置靠近 D 。 A. 导带底 B.禁带中线 C ．价带顶 D ．费米能级 3对于只含一种杂质的非简并n 型半导体，费米能级E f 随温度上升而 D 。 A. 单调上升 B. 单调下降 C ．经过一极小值趋近E i D ．经过一极大值趋近E i 7若某半导体导带中发现电子的几率为零，则该半导体必定＿D ＿。 A ．不含施主杂质 B ．不含受主杂质 C ．不含任何杂质 D ．处于绝对零度 试卷结构： 一、选择题（每小题2分，共30分） 二、填空题(每空2分，共30分) 三、简答题（2小题，共20分） 四、计算与推导(20分) 计算1题(需要计算器)，推导1题 第一章 半导体中的电子状态 §1.1 锗和硅的晶体结构特征 §1.2 半导体中的电子状态和能带 电子共有化运动概念 绝缘体、半导体和导体的能带特征。几种常用半导体的禁带宽度； 本征激发的概念 §1.3 半导体中电子的运动 有效质量 导带底和价带顶附近的E(k)~k 关系()()2 *2n k E k E m 2h -0=； 半导体中电子的平均速度dE v hdk = ； 有效质量的公式：2 22*11dk E d h m n =。窄带、宽带与有效质量大小 §1.4本征半导体的导电机构 空穴 空穴的特征：带正电；p n m m **=-；n p E E =-；p n k k =- §1.5 回旋共振 §1.6 硅和锗的能带结构 硅和锗的能带结构特征： 导带底的位置、个数； 价带结构：价带顶的位置，重空穴带、轻空穴带以及自旋-轨道耦合分裂出来的能带。 硅和锗是间接带隙半导体 第二章 半导体中杂质和缺陷能级 §2.1 硅、锗晶体中的杂质能级 基本概念：施主杂质，受主杂质，杂质的电离能，杂质的补偿作用。 §2.2 Ⅲ—Ⅴ族化合物中的杂质能级 第三章 半导体中载流子的统计分布 热平衡载流子概念 §3.1状态密度 定义式：()/g E dz dE =； 导带底附近的状态密度：() ()3/2 *1/2 3 2()4n c c m g E V E E h π=-； 价带顶附近的状态密度：()() 3/2 *1/2 3 2()4p v V m g E V E E h π=- §3.2 费米能级和载流子的浓度统计分布 Fermi 分布函数：()01()1exp /F f E E E k T = +-???? ； Fermi 能级的意义：它和温度、半导体材料的导电类型、杂质的含量以及能量零点的选取有关。1）将半导体中大量的电子看成一个热力学系统，费米能级F E 是系统的化学势；2）F E 可看成量子态是否被电子占据的一个界限。3）F E 的位置比较直观地标志了电子占据量子态的情况，通常就说费米能级标志了电子填充能级的水平。费米能级位置较高，说明有较多的能量较高的量子态上有电子。 Boltzmann 分布函数：0()F E E k T B f E e --=； 导带底、价带顶载流子浓度表达式： 1、什么是器件的亚阈值特性，对器件有什么影响？ 器件的亚阈值特性是指在分析MOSFET时，当Vgs影响：亚阈值导电会导致较大的功率损耗，在大型电路中，如内存中，其信息能量损耗可能使存储信息改变，使电路不能正常工作。 2、MOS晶体管的短沟道效应是指什么，其对晶体管有什么影响？ 短沟道效应是指：当MOS晶体管的沟道长度变短到可以与源漏的耗尽层宽度相比拟时，发生短沟道效应，栅下耗尽区电荷不再完全受栅控制，其中有一部分受源、漏控制，产生耗尽区电荷共享，并且随着沟道长度的减小，受栅控制的耗尽区电荷不断减少的现象。 影响：由于受栅控制的耗尽区电荷不断减少，只需要较少的栅电荷就可以达到反型，使阈值电压降低；沟道变短使得器件很容易发生载流子速度饱和效应。 3、请以PMOS晶体管为例解释什么是衬偏效应，并解释其对PMOS晶体管阈值电 压和漏源电流的影响。 4、什么是沟道长度调制效应，对器件有什么影响？ 5、为什么MOS晶体管会存在饱和区和非饱和区之分（不考虑沟道调制效应）？ 6、简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？ 7、什么是集成双极晶体管的无源寄生效应？ 8、什么是MOS晶体管的有源寄生效应？ 9、什么是MOS晶体管的闩锁效应，其对晶体管有什么影响？ 10、消除“latch-up”效应的方法？ 版图设计时：为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度；工艺设计时：降低寄生三极管的电流放大倍数：以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生PNP管的寄生电阻胁，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数。 11、如何解决MOS器件的场区寄生MOSFET效应？ 12、如何解决MOS器件中的寄生双极晶体管效应？ 13、双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪 些？ 14、集成电路中常用的电容有哪些。 15、为什么基区薄层电阻需要修正。 半导体物理2010-2011学年(2011.1.5) 一、简答题（8*6’=48’） 1.请填写下表中的数据： 解理面 材料晶格结构布拉伐格子直接/间接 带隙 Si GaAs 2.什么是本征半导体？什么是杂质半导体？示意画出掺杂浓度为Nd的N型半导体样品电子浓度n和本征载流子浓度ni随T变化曲线。 3.“纯净的半导体中，掺入百万分之一的杂质，可以减小电阻率达1百万倍，”是估算说明之。 4.一块杂志补偿的半导体，受主杂质和施主杂质浓度相等。设杂质全部电离，判断当杂质浓度分别为 (a) Na=Nd=1014cm-3(b) Na=Nd=1018cm-3 时，哪种情况的电导率大？简述分析理由。 5.什么是载流子的平均自由时间τ？有两块Si半导体材料1和2，其中τ1>τ2，迁移率哪个大？ 如果同一块半导体中，有两种机理的平均自由时间τ1和τ2，其总迁移率如何确定？ 6.写出以n型样品为例少子空穴的连续性方程。 由连续性方程写出：不考虑电场的作用、无产生、稳态载流子扩散方程； 7.什么是PN结的势垒电容？定性说明掺杂浓度对势垒电容有何影响。 8.一个p-N异质结接触前能带图见图1。画出平衡状态下能带图。 电阻率为7Ω·cm的p型硅，T=300K。 ⑴试计算室温时多数载流子和少子浓度（可查图）。 ⑵计算该半导体的功函数。 ⑶不考虑界面态，在金属铝（功函数W Al=4.20eV）和金属铂（功函数W Pi=5.3eV）中选择制备肖特基二极管的金属，给出选择理由。 ⑷求金属一侧势垒高度的理论值qΦms和半导体一侧势垒高度qV D 。 三、(16’) 室温下，一个Si的N-P结，N区一侧掺杂浓度为1017cm-3，P区为1015cm-3 ⑴求该N-P结的接触电势差。 ⑵画出平衡PN结、正向偏置PN结、反向偏置PN结空间电荷区中及边界处的载流子分布示意图。 ⑶根据正向和反向少子分布情况，解释PN结正向导通，反向截止的饱和特性。 ⑷写出理想PN结电流-电压关系公式，在对数坐标下，定性画出理想和实际I-V特性示意图。 四、（15’） 一理想的MOS结构的高频测量的C-V曲线如图2. （1）判断该结构中，半导体的导电类型。 （2）说明图中1,2,3,4,5点的半导体一侧的状态，并示意画出每点半导体一侧的能带形状，以及金属和半导体一侧的电荷分布。 Question Answer & PIE PIE 1. 何谓PIE? PIE的主要工作是什幺? 答：Process Integration Engineer(工艺整合工程师), 主要工作是整合各部门的资源, 对工艺持续进行改善, 确保产品的良率（yield）稳定良好。 2. 200mm，300mm Wafer 代表何意义? 答：8吋硅片(wafer)直径为200mm , 直径为300mm硅片即12吋. 3. 目前中芯国际现有的三个工厂采用多少mm的硅片(wafer)工艺？未来北京的Fab4(四厂)采用多少mm的wafer工艺？ 答：当前1~3厂为200mm(8英寸)的wafer, 工艺水平已达0.13um工艺。未来北京厂工艺wafer将使用300mm(12英寸)。 4. 我们为何需要300mm? 答：wafer size 变大，单一wafer 上的芯片数(chip)变多，单位成本降低200→300 面积增加2.25倍,芯片数目约增加2.5倍 5. 所谓的0.13 um 的工艺能力(technology)代表的是什幺意义？ 答：是指工厂的工艺能力可以达到0.13 um的栅极线宽。当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。 6. 从0.35um->0.25um->0.18um->0.15um->0.13um 的technology改变又代表的是什幺意义？ 答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。从0.35um -> 0.25um -> 0.18um -> 0.15um -> 0.13um 代表着每一个阶段工艺能力的提升。 7. 一般的硅片(wafer)基材(substrate)可区分为N,P两种类型（type）,何谓N, P-type wafer? 答：N-type wafer 是指掺杂negative元素(5价电荷元素，例如：P、As)的硅片, P-type 的wafer 是指掺杂positive 元素(3价电荷元素, 例如：B、In)的硅片。 200mm300mm 8〞12〞 中国集成电路设计行业概况研究-行业概述 （一）行业概述 1、集成电路设计行业概况 集成电路系采用特种电路设计及加工工艺，集成于半导体晶片上的微型电子电路产品。集成电路相比传统的分立电路，通过降低体积减小材料耗用量，大幅降低了制造成本，同时，其微小的体积及元件的紧密排布提高了信息的切换速度并降低了能耗，使得集成电路比分立电路在成本及效率上均有较大的优势。自1958 年第一块集成电路于德州仪器问世以来，集成电路产品发展迅速，广泛用于各种电子产品，成为信息时代中不可或缺的部分。 伴随现代信息技术产业的快速发展，集成电路产业作为现代信息技术产业的基础和核心，已成为关系国民经济和社会发展全局的基础性、先导性和战略性产业，在推动国家经济发展、社会进步、提高人们生活水平以及保障国家安全等方面发挥着广泛而重要的作用，是当前国际竞争的焦点和衡量一个国家或地区现代化程度以及综合国力的重要标志之一。随着国内经济不断发展以及国家对集成电路行业的大力支持，中国集成电路产业快速发展，产业规模迅速扩大，技术水平显著提升，有力推动了国家信息化建设。 完整的集成电路产业链包括设计、芯片制造、封装测试等环节，各环节具有各自独特的技术体系及特点，已分别发展成独立、成熟的子行业。 其中，集成电路设计系根据终端市场的需求设计开发各类芯片产品，集成电路设计水平的高低决定了芯片的功能、性能及成本； 集成电路制造通过版图文件生产掩膜，并通过光刻、掺杂、溅射、刻蚀等过程，将掩膜上的电路图形复制到晶圆基片上，从而在晶圆基片上形成电路； 集成电路封装测试包括封装和测试两个环节，封装是保护芯片免受物理、化学等环境因素造成的损伤，增强芯片的散热性能，实现电气连接，确保电路正常工作；测试主要是对芯片产品的功能、性能测试等，将功能、性能不符合要求的产品筛选出来。 2、集成电路行业产品分类 集成电路产品依其功能，主要可分为模拟芯片（Analog IC）、存储器芯片（Memory IC）、微处理器芯片（Micro IC）、逻辑芯片（Logic IC）。 模拟芯片是处理连续性的光、声音、速度、温度等自然模拟信号，按技术类型可分为只处理模拟信号的线性芯片和同时处理模拟与数字信号的混合芯片；按应用分类可分为标准型模拟芯片和特殊应用型模拟芯片。标准型模拟芯片包括放大器、信号界面、数据转换、比较器等产品。特殊应用型模拟芯片主要应用于通半导体物理器件期末考试试题(全)
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