多级结构的存储器系统

- -
低
写 1 ：使位线为低电平，
++ VDD
CS
若CS 上有电荷，则 CS 的电荷不变， 保持原记忆的 1 信号不变。
字线
高，T 导通， 低，T 截止。
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T
位 线
- -
高
++ VDD
CS
写 0 ：使位线为高电平， 若CS 上有电荷，则 CS 通过 T 放电； 把 0 信号写入了电容 CS 中。 若CS 上无电荷，则 CS 无充放电动作， 保持原记忆的 0 信号不变。
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破坏性读出：读操作后，被读单元的内容一定被清为零，必 须把刚读出的内容立即写回去，通常称其为预充电延迟，它 影响存储器的工作频率，在结束预充电前不能开始下一次读。 要定期刷新：在不进行读写操作时，DRAM 存储器的各单元处 于断路状态，由于漏电的存在，保存在电容CS 上的电荷会慢 慢地漏掉，为此必须定时予以补充，通常称其为刷新操作。 刷新不是按字处理，而是每次刷新一行，即为连接在同一行 上所有存储单元的电容补充一次能量。刷新有两种常用方式： 集中刷新，停止内存读写操作，逐行将所有各行刷新一遍； 分散刷新，每一次内存读写后，刷新一行，各行轮流进行。 或在规定的期间内，如2ms，能轮流把所有各行刷新一遍。 快速分页组织的存储器：行、列地址要分两次给出，但连续 地读写用到相同的行地址时，也可以在前一次将行地址锁存， 之后仅送列地址，以节省送地址的时间，支持这种运行方式 的被称为快速分页组织的存储器。
字线
高，T 导通， 低，T 截止。
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T
位 线
CS
高
VDD
写 0 ：使位线为高电平， 当字线变高电平后， 若CS 上无电荷，则 CS 无充放电动作， 保持原记忆的 0 信号不变。
字线
返回
高，T 导通，
T
位 线
--
++
高
低
CS
VDD
读操作： 首先使位线充电至高电平，当字线来高电平后，T导通， ① 若 CS 上无电荷，则位线上无电位变化 ，读出为 0 ； ② 若 CS 上有电荷，则会放电，并使位线电位由高变低，
若能使 CPU大部分时间访问高速缓存CACHE，速度最快；
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仅在从缓存中读不到数据时才去读主存，速度略慢但容量更大； 当从主存中还读不到时才去成批量读虚存，速度很慢容量极大； 这就很好地同时解决了对速度、容量、成本三个方面的需求。
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1993年大型计算机的存储器系统
CPU 缓存
主存 设备工艺 带宽 传送单位 分配管理 ECL 400~800 4~8B 编译器分配 256Kb 250~400 32B 硬件控制 SRAM (MB/S) BLOCK 4MB 80~133 0.5~1KB O.S DRAM (MB/S) PAGE 1GB 3~5MB/S 5~512KB O.S/用户 DISC FILE 5GB磁带 0.18~0.23 后援 O.S/用户
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主存储器的多体结构
为了提高计算机系统的工作效率，需要提 高主存储器的读写速度。为此可以实现能够独 立地执行读写的多个主存储器体，以便提高多 个存储体之间并行读写的能力。 多体结构同时适用于静态和动态的存储器。 考虑到程序运行的局部性原理，多个存储 体应按低位地址交叉编址的方式加以组织，即 相邻的存储字依此存储在不同的存储体中。 类似的也可按一体多字的方式设计存储器。
第 4 章 多级结构的存储器系统
一、层次存储器系统概述
1. 概念与追求的目标 2. 程序运行的局部性特性 3. 各层存储器所用介质及其特性 4. 一致性、包含性
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二、主存储器（MAIN ＭEMORY）的组成与设计 三、高速缓冲存储器（CACHE）的组成与运行原理 四、虚拟存储器（VIRTUAL ＭEMORY）的运行原理 五、磁表面存储设备 存储原理与组成（DISK，TAPE) 光盘设备的存储原理与组成 六、磁盘阵列与容错技术 七、本单元内容复习与小结
动态存储器器件 读写原理概述
通过电容CS有 无存储电荷来 区分信号0、1
漏极
柵极
字线 源极
高，T 导通， 低，T 截止。
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T
位 线 放电
-++
充电
CS
VDD
写 1 ：使位线为低电平，若CS 上无电荷，则 VDD 向 CS 充电； 若CS 上有电荷，则 CS 无充放电动作。 写 0 ：使位线为高电平，若CS 上无电荷，则 CS 无充放电动作， 若CS 上有电荷，则 CS 把所存电放完。 读操作：首先使位线充电至高电平，当字线来高电平后，T导通， ① 若 CS 上无电荷，则位线上无电位变化 (读出为 0)； ② 若 CS 上有电荷则会放电，并使位线电位由高变低， 接在位线上的读出放大器会感知这种变化，读出为1。
MEMORY Bus Master 1 CPU
总 线
CACHE
Bus Master 2
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CACHE 接入系统的体系结构
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数据总线
W
W
W
W
主存储器存储体
一体 4 字结构
地址寄存器
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数据总线
0字
1字
2字
3字
单字 4 体结构
地址寄存器
三、高速缓存 CACHE
用途：设置在 CPU 和 主存储器之间， 完成高速与 CPU 交换信息，尽量避免 CPU不必要地多次直接访问慢速的主存储 器，从而提高计算机系统的运行效率。 实现：这是一个存储容量很小，但读 写速度更快的，以关联存储器方式运行、 用静态存储器芯片实现的存储器系统。 要求：有足够高的命中率，既当 CPU 需用主存中的数据时，多数情况可以直接 从CACHE中得到，称二者之比为命中率。
1993年大型计算机的存储器系统
3. 存取速度 存储容量 存储成本 CPU 10ns 512B 1800 (美分/KB) 缓存 20~40ns 128KB 72 主存 60~100ns 512MB 5.6 虚存 10~20ms 60~228GB 0.23 后援 2~20ms 512GB~2TB 0.01
接在位线上的读出放大器会感知这种变化，读出为 1。
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由于读出单元的信号很小，故要使用特别灵敏的放大电路， 通常用一个触发器线路完成，即在执行读操作之前，用特定办 法控制该触发器的 1 和 0 输出端同电位，读操作时在去掉该控 制的同时，用读出的信号使触发器朝确定方向翻转，一方面指 明读出的是1 还是 0，另一方面又自动完成读出内容的回写。 但还有两个问题必须解决： ① 读出为 0 值时，没有信号给出，也就不能控制触发器翻转； ② 读出线上的寄生电容负载，会影响触发器正常的翻转能力。 解决的办法是： ③ 把存储器阵列的每列分成左右相同的两组，各置于触发器的 两端，以消除寄生电容负载对触发器翻转造成的不平衡影响 ④ 在读出放大电路两侧各设一个电容值等于 CS/2 的参考单元， 写入的内容恒为 1，保证读出不管为 0 还是为 1，总会得到个 U/2 的信号，确保触发器朝确定方向翻转，能区分 0 和 1。
数据总线 DB 的位数与工作频率的乘积正比于最高数据入出量，
控制总线 CB 指出总线周期的类型和本次入出学计算机系统的存储器实际组成的例子。该存储器的 容量为 4096 个字，每个字的字长为 16 位。存储器芯片选用 有 2048 个存储单元、每个存储单元由 8 位组成的静态存储器芯片 LS6116，为此，必须用两个芯实现 由 2048 个存储单元扩展容 量到 4096个存储单元（字扩展），再用两个芯实现 由 8 位长 度扩展长度到 16 位字长（位扩展），共用 4 片芯片。 为访问 2048 个存储单元，需要使用11位地址，应把地址总 线的低11位地址送到每个存储器芯片的地址引脚； 对地址总线的高位部分进行译码，产生的译码信号送到相 应的存储器芯片的片选信号引脚 /CS，用于选择让哪一个地址 范围内的存储器芯片工作，保证不同存储器芯片在时间上以互 斥方式（分时）运行。 还要向存储器芯片提供读写控制信号 /WE，以区分是读、 还是写操作，/WE信号为高电平是读，为低是写。
二、主存储器
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计算机中存储正处在运行中的程序和数据(或一部分) 的部件， 通过地址、数据、控制三类总线与 CPU、等其他部件连通； AB k 位（给出地址） 例如，
DB n 位（传送数据）
CPU READ WRITE
Main Memory
k= 32 位
n= 64 位
READY
地址总线 AB 的位数决定了可寻址的最大内存空间，
1. CACHE 的容量，大一些好 2. CACHE 与主存储器每次交换信息的单位量 (Cache Line Size)适中 3. CACHE 不同的组织方式，多路组相联更好 4. CACHE 的多级组织可提高命中率 5. CACHE 装满后的换字算法
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CACHE 接入系统的体系结构
1. 侧接法：像入出设备似的连接到总线上, 优点是结构简单，成本低。 缺点是不利于降低总线占用率。
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CACHE的基本运行原理
地址总线
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CPU
CACHE ADDR DATA 比较选一行 CACHE CONTROL
数 据 总 线
读 过 程 为 例
译码选一单元
MEMORY
CACHE通常采用 3 种映像方式：全相联，直接映像，多路组相联
有 效 位
标志
全相联方式
数据
数 据
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比 较
CACHE
主 存 储 器
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一、层次存储器系统概述
1. 用途及对其要求 用途：存储器系统是计算机中用于存储程 序和数据的部件，很重要。 对其要求是：尽可能快的读写速度，尽可 能大的存储容量，尽可能低的成本费用。 怎样才能同时实现这些要求呢？用多级存 储器把要用的程序和数据，按其使用的急迫程 度分段调入存储容量不同、运行速度不同的存 储器中，并由硬软件系统统一调度管理。