存储器层次结构
存储的核心概念
存储的核心概念存储是计算机系统中的一个重要组成部分，用于存储和管理数据和程序。
它允许计算机在执行指令和处理数据时进行读写操作，并且可以长期保存数据以供以后使用。
存储的核心概念包括存储层次结构、存储器层次、主存储器和辅助存储器。
一、存储层次结构计算机中的存储层次结构是根据存取速度和容量来划分的，它分为多个层次，每个层次都有自己的特点和功能。
存储层次结构从上到下分为：寄存器、高速缓存、主存储器、辅助存储器。
下面我将逐一介绍这些层次。
1. 寄存器：寄存器是存储器层次结构中最接近CPU 的一层，也是最快的一层。
它用于存放CPU 需要立即访问的数据和指令。
寄存器的容量很小，一般只有几十个字节，但是它的读写速度非常快，能够满足CPU 对数据和指令的高速处理需求。
2. 高速缓存：高速缓存是位于CPU 和主存储器之间的一层存储器，作为主存储器和寄存器之间的缓冲区，用于加速CPU 对数据和指令的访问。
高速缓存的容量比寄存器大，但比主存储器小，一般几十到几百个千字节。
它的读写速度比主存储器快，但比寄存器慢。
它通过缓存一部分主存储器中的数据和指令，提高了CPU 对存储器的访问效率。
3. 主存储器：主存储器（也叫内存）是计算机系统中最重要的存储器，用于存放程序和数据。
它的容量比高速缓存大，一般几十到几百个千兆字节。
主存储器的读写速度比高速缓存慢，但比辅助存储器快。
它能够提供给CPU 进行读写操作。
4. 辅助存储器：辅助存储器（也叫外存）是计算机系统中最大的存储器，负责长期保存数据和程序。
它的容量比主存储器大，可以达到几百个千兆字节或者更大。
辅助存储器的读写速度比主存储器慢，但它具有永久存储的特点，即使计算机断电，数据也不会丢失。
以上是存储层次结构中的几个层次，不同层次的存储器在容量、读写速度、价格等方面都有所不同，通过合理地利用这些存储器，可以提高计算机系统的性能和效率。
二、存储器层次存储器层次是指存储器在层次结构中的位置和关系。
知识点归纳 计算机架构中的处理器与存储器层次结构
知识点归纳计算机架构中的处理器与存储器层次结构计算机架构中的处理器与存储器层次结构计算机架构是指计算机系统中使用的各种硬件和软件资源的组织方式和连接方式。
处理器和存储器是计算机架构中最核心的两个组成部分。
在计算机系统中，处理器负责执行指令和处理数据，而存储器则用于存储程序和数据。
在处理器与存储器之间，存在着层次结构，其中各个层次的存储器具有不同的特点和访问速度。
一、计算机架构中的处理器层次结构在计算机架构中，处理器的多层次结构的设计是为了提高计算机的运行效率和性能。
常见的处理器层次结构包括以下几个层次：1. 控制器层：控制器层是处理器层次结构中的最顶层，它负责接收和解析指令，并向其他层次传递指令和控制信号。
控制器层通常由控制单元和时钟电路组成。
2. 算术逻辑单元(ALU)：ALU是处理器层次结构中的核心部件，它负责执行算术和逻辑运算。
ALU可以执行加法、减法、乘法、除法等算术运算，同时也可以执行逻辑运算，如与、或、非等运算。
3. 寄存器层：寄存器层是处理器层次结构中与ALU紧密结合的部分，它用于存储指令和数据。
寄存器层的存储容量较小，但访问速度非常快，可以直接与ALU进行数据交换，提高计算效率。
4. 缓存层：缓存层是处理器层次结构中位于主存和寄存器之间的一层，用于缓存最常用的指令和数据。
由于缓存的读写速度比主存快得多，可以减少对主存的访问次数，从而提高计算效率。
5. 总线层：总线层是处理器层次结构中用于传输数据和控制信号的通道。
它负责将指令、数据和控制信号从寄存器、缓存等部件传输到其他组件，如主存、外部设备等。
二、计算机架构中的存储器层次结构存储器层次结构是指计算机系统中各层次存储器的组织方式和访问特点。
常见的存储器层次结构包括以下几个层次：1. 寄存器层：寄存器层是存储器层次结构中最接近处理器的一层，它用于存储指令和数据。
寄存器层的存储容量非常有限，但读写速度非常快，通常用于存储当前执行的指令和相关数据。
存储器：层次结构、局部性
存储器：层次结构、局部性1. 简单介绍计算机存储器的分成存储结构、访问速度和⼤⼩；2. 第⼀⼩节是对"局部性"的理解基础；局部性重要点：1. 通过数据在内存中的顺序，以步长为1的⽅式读取数据；2. 读⼊了⼀个对象，就应该尽可能多的使⽤：1. 同⼀个内存位置要多次引⽤；2. 对此对象其他内存位置的使⽤要集中在读后后的时间内使⽤；3. 编译器将局部变量放在寄存器上，因此对局部变量的引⽤⾮常快（时间局部性）；4. 将注意⼒放在常⽤核⼼函数内循环的优化上，他们是最长被执⾏的代码，减少内循环的缓存不命中。
局部性/缓存命中（对⽐VM页命中）是本节最重要的概念.⼀.存储器的层次结构1.1 层次、访问时间、块⼤⼩⼀个典型的存储器层次结构分为五个部分：硬盘的替代产品是SSD速度极快：1. CUP对于各个层次的存储器的访问时间：寄存器1个时钟周期，⾼速缓存cache/SRAM⼏个时钟周期，内存DRAM⼏百个时钟周期，硬盘访问的时钟周期是内存的⼗万倍，也就是打给千万个时钟周期；2. 各个层次存储器总⼤⼩(本机为例)：L1_cache:32KB4,L2_cache:2562KB,L3_cache:6MB,内存12GB，SSD128GB，SATA500GB；3. 相邻层次的存储器使⽤⼤⼩相同的块传输数据，块⼤⼩的设定⼀般是层次越靠上块越⼩：寄存器与L1_cache之间1字(本机64位4字节)，SRAM之间及与DRAM之间是⼏⼗个字节，⽽内存DRAM和硬盘之间可能达到⼏百KB或MB量级。
1.2 各层次存储器简介，详情看书1.2.1 SRAM、DRAM和CUP对内存的访问cache使⽤SRAM，即静态随机访问存储器，每位bit使⽤六个晶体管保存。
具有双稳态特性：只要有电就会永远保持它的值，对光电⼲扰不敏感。
内存使⽤DRAM，每位对应⼀个电容的充电，使⽤⼀个晶体管。
对光电⼲扰敏感，电容电压被扰乱后就不能恢复了。
层次化存储器基本结构
层次化存储器基本结构层次化存储器是计算机系统中重要的存储器层次结构之一，它由多层次的存储器组成，每一层次的存储器都有自己的特点和功能。
在层次化存储器中，不同层次的存储器之间通过数据传输和管理机制进行协调，以提高系统的存储器性能和效率。
一、层次化存储器的概念层次化存储器是指计算机系统中采用多层次存储器结构的存储器系统。
它由多个层次的存储器组成，每一层次的存储器都有自己的特点和功能。
一般来说，层次化存储器由高速缓存、主存储器和辅助存储器三个层次组成。
其中，高速缓存是位于CPU内部的一级缓存，速度最快，容量最小；主存储器是位于CPU外部的二级缓存，速度较快，容量较大；辅助存储器是位于CPU外部的三级缓存，速度较慢，容量最大。
二、层次化存储器的特点1. 高速缓存：高速缓存是位于CPU内部的一级缓存，具有很快的访问速度和较小的容量。
它能够缓存CPU频繁访问的数据和指令，以提高系统的执行效率。
2. 主存储器：主存储器是位于CPU外部的二级缓存，具有较快的访问速度和较大的容量。
它是CPU和辅助存储器之间的桥梁，负责数据的传输和临时存储。
3. 辅助存储器：辅助存储器是位于CPU外部的三级缓存，具有较慢的访问速度和最大的容量。
它主要用于长期存储和备份数据，以及作为主存储器的扩展。
三、层次化存储器的工作原理在层次化存储器中，不同层次的存储器之间通过数据传输和管理机制进行协调工作。
当CPU需要访问数据或指令时，首先会在高速缓存中查找，如果找到了，则直接进行访问；如果没有找到，则会在主存储器中查找，如果找到了，则将数据或指令传输到高速缓存中，并进行访问；如果还没有找到，则会在辅助存储器中查找，如果找到了，则将数据或指令传输到主存储器中，并再次进行查找和访问。
四、层次化存储器的优势层次化存储器的设计思想是利用不同层次的存储器的特点和优势，以提高系统的存储器性能和效率。
具体优势如下：1. 提高存储器访问速度：高速缓存和主存储器具有较快的访问速度，可以满足CPU对数据和指令的快速访问需求，提高系统的执行效率。
操作系统复习存储器管理
第一章 存储器管理4.1 存储器的层次结构—存储器应容量大,便宜,速度跟上处理器4.1.1 多级存储器结构通常有三层,细分为六层,如图4-1, 越往上,速度越快,容量越小,价格越贵; 寄存器和主存又称可执行存储器,进程可直接用指令访问,辅存只能用I/O 访问;4.1.2 主存储器与寄存器1.主存储器---内存,保存进程运行时的程序和数据;CPU与外围设备交换的信息一般也依托于主存储器地址空间;为缓和访存速度远低于CPU 执行指令的速度,在计算机系统中引入了寄存器和高速缓存;2.寄存器---与CPU 协调工作,用于加速存储器的访问速度,如用寄存器存放操作数,或用地址寄存器加快地址转换速度等;4.1.3 高速缓存和磁盘缓存1.高速缓存---根据程序执行的局部性原理将主存中一些经常访问的信息程序、数据、指令等存放在高速缓存中,减少访问主存储器的次数,可大幅度提高程序执行速度;2.磁盘缓存---将频繁使用的一部分磁盘数据和信息,暂时存放在磁盘缓存中,可减少访问磁盘的次数;它依托于固定磁盘,提供对主存储器存储空间的扩充,即利用主存中的存储空间,来暂存从磁盘中读/写入的信息;4.2 程序的装入和链接多道程序运行,需先创建进程;而创建进程第一步是将程序和数据装入内存;将源程序变为可在内存中执行的程序,通常都要经过以下几个步骤：编译---若干个目标模块；链接---链接目标模块和库函数,形成装入模块；装入---图 4-2 对用户程序的处理步骤寄存器高速缓存主存磁盘缓存磁盘可移动存储介质CPU 寄存器主存辅存第一步第二步第三步内存4.2.1 程序的装入——无需连接的单目标模块装入理解装入方式1. 绝对装入方式Absolute Loading Mode ---只适用单道程序环境如果知道程序的内存位置,编译将产生绝对地址的目标代码,按照绝对地址将程序和数据装入内存;由于程序的逻辑地址与实际内存地址完全相同,故不须对程序和数据的地址进行修改;绝对地址：可在编译时给出或由程序员直接赋予;若由程序员直接给出,不利于程序或数据修改,因此,通常是在程序中采用符号地址,然后在编译或汇编时转换为绝对地址;2. 可重定位装入方式Relocation Loading Mode ---适于多道程序环境多道程序环境下,编译程序不能预知目标模块在内存的位置;目标模块的起始地址是0,其它地址也都是相对于0计算的;此时应采用可重定位装入方式,根据内存情况,将模块装入到内存的适当位置,如图4-3 作业装入内存时的情况 ;3.动态运行时装入方式Dynamic Run-time Loading ---适于多道程序环境可重定位装入方式并不允许程序运行时在内存中移动位置;但是,在运行过程中它在内存中的位置可能经常要改变,此时就应采用动态运行时装入方式;动态运行时的装入程序,在把装入模块装入内存后,并不立即把装入模块中的相对地址转换为绝对地址,而是把这种地址转换推迟到程序真正执行时才进行;因此,装入内存后的所有地址都仍是相对地址;问题：程序装入内存后修改地址的时机是什么4.3 连续分配方式4.3.3 动态分区分配——根据进程需要动态分配内存1. 分区分配中的数据结构1 空闲分区表—用若干表目记录每个空闲分区的分区序号、分区始址及分区的大小等数据项;2 空闲分区链--为实现对空闲分区的分配和链接,在每分区起始部分,设置前向指针,尾部则设置一后向指针;为检索方便,在分区前、后向指针中,重复设置状态位和分区大小表目;当分0内存空间区被分配后,把状态位由“0”改为“1”时,前、后向指针失去意义;图 4-5 空闲链结构2. 分区分配算法P1231首次适应算法first-fit —空闲分区链以地址递增次序链接 每次按分区链的次序从头查找,找到符合要求的第一个分区;2 循环首次适应算法—FF 算法的变种从上次找到的空闲分区位置开始循环查找,找到后,修改起始查找指针; 3 最佳适应算法—空闲分区按容量从小到大排序 把能满足要求的、最小的空闲分区分配给作业 4 最坏适应算法——空闲分区按容量从大到小排序 挑选最大的空闲区分给作业使用；5) 快速适应算法—根据容量大小设立多个空闲分区链表3. 分区分配操作1.分配内存请求分区u.size; 空闲分区m.size; m.size-u.size ≤size,说明多余部分太小, 不再切割,将整个分区分配给请求者；否则从该分区中划分一块请求大小的内存空间,余下部分仍留在空闲分区链;如图4-6 内存分配流程;2.回收内存1 回收区与插入点的前一空闲分区F1相邻：合并,修改F1大小;2 回收区与后一空闲分区F2相邻：合并,修改首地址和大小;3 回收区同时与前、后两个分区邻接：合并,修改F1大小,取消F2;4 回收区不邻接：新建表项,填写首地址和大小,并插入链表;如图前向指针N ＋20N 个字节可用后向指针N ＋2图 4-6 内存分配流程4.3.6 可重定位分区分配1．动态重定位的引入例：在内存中有四个互不邻接的小分区,容量分别为10KB 、30KB 、14KB 和26KB;若现有一作业要获得40KB 的内存空间,因连续空间不足作业无法装入;可采用的一种解决方法是：通过移动内存中作业的位置,以把原来多个分散的小分区拼接成一个大分区的方法,称为“拼接”或“紧凑;由于用户程序在内存中位置的变化,在每次“紧凑”后,都必须对移动了的程序或数据进行重定位;图 4-8 紧凑的示意4.3.7 对换即中级调度1. 对换Swapping 的引入(a ) 紧凑前(b ) 紧凑后“活动阻塞”进程占用内存空间；外存上的就绪作业不能进入内存运行;所谓“对换”,是指把内存中暂时不能运行的进程或者暂时不用的程序和数据,调出到外存上,以便腾出足够的内存空间；再把已具备运行条件的进程或所需要的程序和数据,调入内存;对换是提高内存利用率的有效措施;根据对换单位可分为：进程对换、页面对换和分段对换;为了能实现对换,系统应具备以下三方面功能：对换空间的管理、进程的换出与换入2. 进程的换出与换入1进程的换出选择阻塞且优先级最低的进程,将它的程序和数据传送到磁盘对换区上;回收该进程所占用的内存空间,并对该进程的进程控制块做相应的修改;2进程的换入找出“就绪” 但已换出到磁盘上时间最久的进程作为换入进程,将之换入,直至已无可换入的进程;4.4 基本分页存储管理方式前面的连续分配方案会形成许多“碎片”,“紧凑”方法可以解决碎片但开销大;是否允许进程离散装入 离散单位不同,称分页式存储和分段式存储;不具备对换功能称为“基本分页式”,支持虚拟存储器功能称为“请求基本分页式”;4.4.1 页面与页表1. 页面1 页面和物理块---将进程的逻辑地址空间分成若干个大小相等的片,称为页面,并为各页编号;相应地把内存空间分成与页面相同大小的若干个存储块,称为物理块,也同样编号;分配时,将进程中的页装入到物理块中,最后一页经常装不满一块而形成 “页内碎片”;2 页面大小---页面的大小应选择适中;页面太小,内存碎片减小,利用率高；但页表过长,占大量内存;页面较大,页表长度小；但页内碎片大;因此,页面的大小应选择得适中,且页面大小应是2的幂,通常为512 B~8 KB;2. 地址结构分页地址中的地址结构如下：31 12 11 0它含有两部分：页号P12～31位,最多有1M 页和页内位移量W0～11位,每页的大小4KB ； 对某特定机器,其地址结构是一定的;若给定一个逻辑地址空间中的地址为A,页面的大小为L,则页号P 和页内地址d 可按下式求得：MODL A d L A INT P ][=⎥⎦⎤⎢⎣⎡=3. 页表---实现从页号到物理块号的地址映射用户程序0 页1 页2 页3 页4 页5 页…n 页页表内存4.4.2 地址变换机构任务：将逻辑地址转换为物理地址；页内地址变换:因页内地址与物理地址一一对应, 可直接转换；页号变换：页表可实现从逻辑地址中页号到内存中物理块号的变换； 1．基本的地址变换机构a. 页表功能可由一组专门的寄存器实现原理；b. 页表大多驻留内存,系统中只设置一页表寄存器来存放页表在内存的始址和页表长度实际操作；c. 进程未执行时,页表始址和长度存放在PCB 中;执行时才将这两个数据装入页表寄存器中过程;图 4-12 分页系统的地址变换机构2. 具有快表的地址变换机构a. 仅用页表寄存器时,CPU 每存取一数据要两次访问内存页表-地址变换-数据；b. 为提高地址变换速度,可在地址变换机构中增设一具有并行查寻能力的特殊高速缓冲寄存器用以存放当前访问的那些页表项,称为“快表”;c. ->在CPU 给出逻辑地址,将页号P 送入快表 ->页号匹配,读物理块号后送物理地址寄存器->无匹配页号,再访问内存中页表,把从页表项中读出的物理块号送地址寄存器；同时,再将此页表项存入到快表中;->如快表已满,则OS 须找到一换出页表项换出; 为什么增加“快表”为了提高地址变换速度,可在地址变换机构中增设一个具有并行查寻能力的特殊高速缓冲寄存器,又称为“联想寄存器”Associative Memory,或称为“快表 “快表”有何缺点越界中断图 4-13 具有快表的地址变换机构4.5 基本分段存储管理方式4.5.1 分段存储管理方式的引入为什么引入推动内存从固定分配到动态分配直到分页存储,主要动力是内存利用率,而引入分段存储管理方式,主要是为了满足用户和程序员的下述一系列需要：1方便编程---把作业按逻辑关系划分为若干段,每段有自己的名字和长度,并从0开始编址;LOAD 1,A|<D>; STORE 1,B|<C>2 信息共享---段是信息的逻辑单位;为实现共享,存储管理应与用户程序分段的组织方式相适应;3 信息保护---对信息的逻辑单位进行保护,应分段管理;4 动态增长---分段存储能解决数据段使用过程中动态增长;5 动态链接---运行过程中动态调入以段为单位的目标程序;4.5.2 分段系统的基本原理1. 分段作业划分为若干段,如图4-16,每个段用段号来代替段名,地址空间连续;段的长度由逻辑信息长度决定,因而各段长度不等;其逻辑地址由段号段名和段内地址所组成,结构如下： 31 16 15 0该地址结构中,允许一个作业最多有64K 个段,每个段的最大长度为64KB;编译程序能自页表寄存器逻辑地址L 物理地址动根据源程序产生若干个段;2.段表,其中每段占一个表项,中;图4-16 利用段表实现地址映射3.分页和分段的主要区别1 页是信息的物理单位,分页是为提高内存的利用率,是为满足系统管理的需要;段则是信息的逻辑单位,分段是为了能更好地满足用户的需要;2 页的大小固定且分页由系统硬件实现；而段的长度不固定,通常由编译程序根据信息的性质来划分;3 分页的作业地址空间是一维的,程序只需一个地址记忆符；而分段的作业地址空间是二维的,程序员既需给出段名,又需给出段内地址;4.5.3 信息共享可重入代码纯代码:允许多个进程同时访问的代码;绝对不允许可重入代码在执行中改变,因此,不允许任何进程修改它;4.5.4 段页式存储管理方式1.基本原理---,,,4KB;作业空间内存空间子程序段数据段(a)段号(S)段内页号(P)页内地址(W)(b)主程序段图4-21 利用段表和页表实现地址映射4.6 虚拟存储器的基本概念前面各种存储器管理方式共同点：它们要求将一个作业全部装入内存后方能运行,于是出现了下面这样两种情况：1 有的作业很大,其所要求的内存空间超过了内存总容量,作业不能全部被装入内存,致使该作业无法运行;2 有大量作业要求运行,但由于内存容量不足以容纳所有这些作业,只能将少数作业装入内存让它们先运行,而将其它大量的作业留在外存上等待;4.5.1 虚拟存储器的引入1.常规存储器管理方式的特征1 一次性;将作业全部装入内存后方能运行,此外有许多作业在每次运行时,并非其全部程序和数据都要用到;一次性装入,造成了对内存空间的浪费;2 驻留性;作业装入内存后一直驻留,直至运行结束;尽管因故等待或很少运行,都仍将继续占用宝贵的内存资源;现在要研究的问题是：一次性及驻留性在程序运行时是否必需;2.局部性原理早在1968年, Denning.P就曾指出：1 程序执行时,除了少部分的转移和过程调用指令外,在大多数情况下仍是顺序执行的;2 过程调用将会使程序的执行轨迹由一部分区域转至另一部分区域,但经研究看出,过程调用的深度在大多数情况下都不超过5;3 程序中存在许多循环结构,这些虽然只由少数指令构成, 但是它们将多次执行;4 程序中还包括许多对数据结构的处理, 如对数组进行操作,它们往往都局限于很小的范围内;局限性主要表现在下述两个方面：1 时间局限性－由于循环操作的存在;如果程序中的指令或数据一旦执行,则不久以后可能再次访问;2 空间局限性－由于程序的顺序执行;程序在一段时间内所访问的地址,可能集中在一定的范围之内;3. 虚拟存储器定义---基于局部性原理程序运行前,仅须将要运行的少数页面或段装入内存便可启动,运行时,如果需要访问的页段尚未调入内存缺页或缺段,用OS提供请求调页段功能调入;如果此时内存已满,则还须再利用页段的置换功能,将内存中暂时不用的页段调至外存,腾出足够的内存空间后,再将要访问的页段调入;所谓虚拟存储器,是指具有请求调入功能和置换功能,能从逻辑上扩充内存容量的一种存储器系统;其逻辑容量由内存容量和外存容量之和所决定,其运行速度接近于内存,成本接近于外存;4.6.3 虚拟存储器的特征1)多次性---一个作业被分成多次调入内存运行,最初装入部分程序和数据,运行中需要时,再将其它部分调入;2)对换性---允许在作业的运行过程中进行换进、换出;换进和换出能有效地提高内存利用率;3)虚拟性---从逻辑上扩充内存容量,使用户所看到远大于实际内存容量;这是虚拟存储器最重要的特征和最重要的目标;4)离散性---是以上三个特性的基础,在内存分配时采用离散分配的方式;备注：虚拟性是以多次性和对换性为基础的,而多次性和对换性又必须建立在离散分配的基础上;4.7 请求分页存储管理方式4.6.1 请求分页中的硬件支持---页表、缺页中断和地址变换请求分页系统是在分页的基础上,增加了“请求调页”和“页面置换”功能,每次调入和换出基本单位都是长度固定的页,实现比请求分段简单;1．页表机制---将用户地址空间中的逻辑地址变换为内存空间中的物理地址,因只将部分调入内存,需增设若干项;在请求分页系统中的每个页表项如下所示：1 状态位P：该页是否已调入内存,供访问时参考;2 访问字段A：记录一段时间内本页被访问的频率,供选择换出页时参考;3 修改位M：页在调入内存后是否被修改过,供置换页面时参考;4 外存地址：指出该页在外存上的地址,即物理块号,供调入该页时参考;4.7.2 内存分配策略和分配算法1.最小物理块数的确定是指能保证进程正常运行所需的最小物理块数,当系统为进程分配的物理块数少于此值时,进程将无法运行;进程应获得的最少物理块数与计算机的硬件结构有关;对于某些简单的机器,所需的最少物理块数为2,分别用于存放指令和数据,间接寻址时至少要有三块;对于某些功能较强的机器,因其指令本身、源地址和目标地址都可能跨两个页面,至少要为每个进程分配6个物理块,以装入这些页面;2. 物理块的分配策略请求分页系统的两种内存分配策略：即固定和可变分配策略；两种置换策略：即全局置换和局部置换;可组合出以下三种策略;1 固定分配局部置换Fixed Allocation, Local Replacement--每进程分配一定数目的物理块,在整个运行期间都不再改变,换入换出都限于这些物理块;每个进程物理块难以确定,太多太少都不好2 可变分配全局置换Variable Allocation, Global Replacement --每进程分配一定数目的物理块,OS 保持一空闲物理块队列;进程缺页时,摘下一空闲块,并将该页装入;3 可变分配局部置换Variable Allocation, Local Replacemen －－每进程分配一定数目的物理块;进程缺页时,只允许从该进程内存页中选出一页换出;若缺页中断频繁,再为该进程分配若干物理块,直至缺页率减少；若缺页率特低,则减少该进程的物理块数,应保证缺页率无明显增加;3. 物理块分配算法1 平均分配算法－－将所有可供分配的物理块,平均分配给各个进程; 例如,有100个物理块,5个进程,每进程可分20个物理块;未考虑到各进程本身的大小;2 按比例分配算法－－根据进程的大小按比例分配物理块;共n 个进程,每进程页面数为si,则页面数的总和为：设可用的物理块为m,每进程分到的物理块数为bi,有：3 考虑优先权的分配算法－－为了照顾重要、紧迫的作业尽快完成,为它分配较多的空间;通常采取：把可供分配的物理块分成两部分：一部分按比例分给各进程；另一部分根据优先权分给各进程;有的系统是完全按优先权来分配;4.7.3 调页策略1. 何时调入页面1 预调页策略缺页前 ：页面存放连续,用预测法一次调入多个相邻页,预测成功率仅为50％;2 请求调页策略缺页时：运行中,发现不在内存,立即请求,由OS 调入;2. 从何处调入页面请求分页系统中外存分为两部分：文件区和对换区;这样,当发生缺页请求时,系统应从何处将缺页调入内存：1 系统拥有足够的对换区,可以全部从对换区调入所需页面;在进程运行前,须将有关的文件拷贝到对换区;2 系统缺少足够的对换区,这时凡是不会被修改的文件,都直接从文件区调入,由于它们未被修改而不必换出;但对于可能被修改的部分,换出时调到对换区,以后需要时,再从对换区调入;3 UNIX 方式;凡是未运行过的页面,都应从文件区调入；曾运行过但已换出的页面,放在∑==ni iS S 1m SS b ii ⨯=对换区,下次应从对换区调入;4.8 页面置换算法当进程运行时,所访问的页面不在内存而需要将他们调入内存,但内存无空闲时,需要选择一页面换出到对换区,选择算法即页面置换算法;算法评价：页面置换频率低,调出页面将不会或很少访问;4.8.1 最佳置换算法和先进先出置换算法1. 最佳Optimal 置换算法由Belady 于1966年提出的一种理论上的算法;原理：其所选择的被淘汰页面,将是以后永不使用的, 或是在最长未来时间内不再被访问的页面;特点：通常可获得最低的缺页率,但由于进程运行不可预知而无法实现,用来评价其他算法;假定系统为某进程分配了三个物理块,并考虑有以下的页面号引用串：7,0,1,2,0,3,0,4,2,3,0,3,2,1,2,0,1,7,0,1进程运行时,先将7,0,1三页装入内存;当进程要访问页面2时,将会产生缺页中断,此时OS 根据最佳置换算法,将选择页面7予以淘汰;共发生6次页面置换;图 4-25 利用最佳页面置换算法时的置换图 2. 先进先出FIFO 页面置换算法---总是置换最先进入内存的页面;用FIFO 算法共发生12次页面置换;该算法与进程的实际运行规律不相符,有些页面经常被访问全局变量,常用函数;图 4-26 利用FIFO 置换算法时的置换图4.8.2 最近最久未使用Least Recently Used LRU 置换算法1. LRU置换算法 ---在无法预测各页面将来使用情况下,利用“最近过去”作为“最近将来”的近似选择最近最久未使用的页面予以淘汰;用LRU 算法共发生9次页面置换;引用率70770170122010320304243230321201201770101页框(物理块）203图 4-27 LRU 页面置换算法2. LRU 置换算法的硬件支持LRU 算法比较好,但为了快速知道哪一页是最近最久未使用的页面,需要硬件支持：寄存器或栈;1 寄存器为了记录某进程在内存中各页的使用情况,须为每个页面配置一个移位寄存器,可表示为：原理：进程访问某物理块时,先将寄存器的Rn-1位设成1;此时,定时信号将每隔一定时间将寄存器右移一位;若将n 位寄存器的数看做是一整数,那么,具有最小数值的寄存器所对应的页面,就是最近最久未使用的页面;例：某进程在内存中有8个页面,为每页面配置一8位寄存器时的LRU 访问情况,如图4-28图 4-28 某进程具有8个页面时的LRU 访问情况2 栈--利用栈来保存当前使用的各页面的页面号;原理：每当进程访问某页面时,便将该页面的页面号从栈中移出,将它压入栈顶;因此,栈顶始终是最新被访问页面的编号,而栈底则是最近最久未使用页面的页面号;假定现有一进程所访问的页面的页面号序列为：4,7,0,7,1,0,1,2,1,2,6随着进程的访问,栈中页面号的变化情况如图4-29所示;在访问页面6时发生了缺页,此时页面4是最近最久未被访问的页,应将它置换出去;LRU 算法较好,但要求较多硬件支持, 实际使用接近LRU算法－Clock 算法;图引用率70770170122010323104430230321013201770201页框2304204230230127127011474074704170401741074210741207421074621074-29 用栈保存当前使用页面时栈的变化情况。
存储器层次结构课件
优化成本：通过降低存储器的成 本来提高系统的性价比。例如， 使用更便宜的存储元件、优化设
计和批量生产等。
04 存储器层次结构性能评估 与优化方法
存储器层次结构性能评估指标
01
02
03
04
读取命中率
评估层次结构在读取操作中的 性能，衡量从存储器中获取所
需数据的速度和效率。
带宽
评估层次结构在数据传输方面 的性能，包括每秒传输的字节 数和每秒进行的操作次数。
存储器层次结构特点：存储器层次结构具有以下特点：1）访问速度逐层递减， 价格逐层递增；2）离CPU越近的存储器访问速度越快，价格也越高；3）离CPU 越远的存储器访问速度越慢，价格也越低。
存储器层次结构原理及应用
存储器层次结构应用场景- 嵌入式系统
服务器和数据中心：在服务器和数据中心中，由于需要处理大量的数据 和要求，通常采用较大的存储器层次结构，如主存储器、辅助存储器和
磁盘优化
采用更高效的磁盘技术 ，如SSD、HDD等，提 高磁盘I/O性能和存储容
量。
系统优化
通过优化操作系统、文 件系统和网络协议等，
提高整体系统性能。
存储器层次结构性能提升策略
负载均衡
通过公道分配负载，避免系统 过载或空载，提高整体性能。
缓存预热
在程序运行前，将热点数据提 前加载到缓存中，提高读取命 中率。
散布式文件系统等。
个人计算机：在个人计算机中，由于需要处理多种任务和应用程序，通 常采用适中的存储器层次结构，如高速缓存、主存储器和硬盘驱动器等 。
存储器层次结构原理及应用
存储器层次结构优化策略- 优化 访问速度
优化容量：通过增加存储容量来 满足不断增长的数据需求。例如 ，使用更大容量的硬盘驱动器、 内存模块和散布式文件系统等。
存储器层次结构
存储器层次结构存储器层次结构存储技术计算机技术的成功很⼤程度来源于存储技术的巨⼤进步。
早期的电脑甚⾄没有磁盘。
现在电脑上的磁盘都已经按T算了。
随机访问存储器(Random-Access Memory, RAM)随机访问存储器(Random-Access Memory, RAM)分两类：静态的：SRAM，⾼速缓存存储器，既可以在CPU，也可以在⽚下。
动态的：DRAM，⽤于主存或者图形系统帧缓冲区。
通常情况下，SRAM的容量都不会太⼤，⽽相⽐之下DRAM容量可以⼤得离谱。
静态RAMSRAM将每个位存储在⼀个双稳态存储器单元⾥，每个单元⽤⼀个六晶体管电路实现。
这种电路有⼀个属性，它可以⽆限期地保持两个不同的状态的其中⼀个，其他状态都是不稳定的。
如上图，它能稳定在左态和右态，如果处于不稳定状态，它就像钟摆⼀样⽴刻变成两种稳态的其中⼀种。
也因为它的双稳态特性，即使有⼲扰，等到⼲扰消除，电路就能恢复成稳定值。
动态RAMDRAM的每个存储是⼀个电容和访问晶体管组成，每次存储相当于对电容充电。
该电容很⼩，⼤约只有30毫微微法拉。
因为每个存储单元⽐较简单，DRAM可以造的⾮常密集。
但它对⼲扰⾮常敏感，被⼲扰后不会恢复。
因此它必须周期性地读出重写来刷新内存的每⼀位。
或者使⽤纠错码来纠正任何单个错误。
两者总结传统的DRAMDRAM芯⽚内的每⼀个单元被叫做超单元。
在芯⽚内，总共有d 个超单元，它们被排列成⼀个r×c ⼤⼩的矩阵，也就是说d=r×c，每个超单元都可以⽤类似(i,j) 之类的地址定位⽽每个超单元则是由w 个DRAM单元组成。
因此⼀个DRAM芯⽚可以存储dw 位的信息。
上图是⼀个16×8 的DRAM芯⽚的组织。
⾸先由两个addr引脚依次传⼊⾏地址i 和列地址j 。
每个引脚携带⼀个信号。
由于这是4×4 的矩阵，因此两个就够了。
然后定位到(i,j) ，将该地址的超单元信息传出去。
第6章 存储器层次结构
n局部性原理★n存储器层次结构☆n高速缓存存储器☆n到目前为止的计算机模型中，我们假设计算机的存储器系统是一个线性的字节数组，而CPU能够在一个常数时间内访问每个存储器位置。
但它没有反映现代系统实际的工作方式。
n实际上，存储器系统是一个具有不同容量、成本和访问时间的存储设备的层次结构。
n如果你的程序需要的数据是存储在CPU寄存器中，那在指令的执行期间，在零个周期内就能访问到它们；如果存储在高速缓存中，需要1~30个周期；如存储在主存中，需要50~200个周期；如存储在磁盘上，需要大约几千万个周期n作为一个程序员，需要理解存储器层次结构，它对应用程序的性能有着巨大的影响，这是因为计算机程序的一个称为局部性的基本属性引起的。
•不同矩阵乘法核心程序执行相同数量的算术操作，但有不同程度局部性，它们运行时间可以相差20倍•本章将介绍基本的存储技术、局部性、高速缓冲存储器等内容。
n局部性原理★n存储器层次结构☆n高速缓存存储器☆•RAM(随机访问存储器，Random-Access Memory )–静态RAM (SRAM)•每个cell使用6个晶体管电路存储一个位•只要有电，就会无限期地保存它的值•相对来说，对电子噪声等干扰不敏感•比DRAM更快、更贵–动态RAM (DRAM)•每个cell使用1个电容和1个访问晶体管电路存储一个位•每隔10-100 ms必须刷新值•对干扰敏感•比SRAM慢，便宜ü拍、太、吉、兆、千、毫、微、纳(毫微)、皮(微微)、飞(毫微微)•传统DRAM芯片–所有cell被组织为d个supercell，每个supercell包含了w个cell，一个d×w的DRAM总共存储了dw位信息。
supercell被组织成r行c 列的矩阵，即rc=d。
•步骤1(a): Row access strobe (RAS)选择row 2•步骤1(b): 从DRAM阵列中拷贝Row 2到行缓冲区•步骤2(a): Column access strobe (CAS)选择column 1。
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存储器层次结构的特征
Processor
4-8 bytes (word)
访问时间 随离CPU 距离的增 加而增加
L1$
8-32 bytes (block)
L2$
1 to 4 blocks
Main Memory
Inclusive– what is in L1$ is a subset of what is in L2$ is a subset of what is in MM that is a subset of is in SM (这其实是 为了说明存储 器是一个真正 的层次结构)
10
8 KB
Miss rate (%)
16 KB
5
64 KB
256 KB
0 16 32 64 128 256
Block size (bytes)
较大的cache块能更好地利用空间局部性以降低缺失率。增加块大小通 常会引起缺失率下降。而当块大小在cache容量中所占比例增加到一定 程度时，缺失率会随之增加。这是因为此时cache中块的数量变得很少 ，导致这些块之间的竞争加大，造成一个块中的数据在被多次访问之前 就被替换出cache (increasing capacity misses )。
存储器层次结构的一些术语
块或行(block or line): 可存在于或不存在于cache中的信息的 最小单元 命中率(Hit Rate): 在高层存储器中找到目标数据的存储访问 比例
命中时间 Hit Time: 访问某存储器层次结构所需要的时间，包括了判 断当前访问是命中还是缺失所需的时间
地址映射(to answer Q2): ( 块地址 ) modulo ( cache中的块数 ) 由于每个高速缓存的地址可能对应于主存中多个不同的地址， 我们怎么知道高速缓存中的数据项是否就是所请求的字呢？也 就是说，怎么才能知道所请求的字是否在高速缓存中(问题1)？ 可以考虑在高速缓存中加些标记(tag)，这些标记必须包含能够 判断高速缓存中的字是否为所请求字的地址信息。标记只需包 含地址的高位部分，即地址中没有用作检索cache的那些位。
Q1: Is it there? Compare the cache tag to the high order 2 memory address bits to tell if the memory block is in the cache (cache 的Tag和主存的高2位比 较)
blocks in the cache)
3 hit
01 00 Mem(5) Mem(3) Mem(4) Mem(2)
4 hit
01 00
15 miss
Mem(4) Mem(2) 1101 00 Mem(5) Mem(4) 15 14 Mem(3) Mem(2)
Mem(5) Mem(3)
8 requests, 4 misses
缺失率vs 块大小vs 高速缓存大小
第五章：存储器层次结构-B
[Adapted from Computer Organization and Design, 4th Edition, Patterson & Hennessy, © 2008, MK] Courtesy for Mary Jane Irwin of PSU
CSE431 Chapter 5A.1
1000
Clocks per instruction
100 10 1 0.1 0.01 VAX/1980 PPro/1996
Core Memory
良好的存储器层次结构（cache）设计对系统整体性能越 来越重要
CSE431 Chapter 5A.4
存储器层次结构的目标
Fact: 容量大的存储器速度慢，速度快的存储器容量较小
存储器层次结构: Why Does it Work?
时间局部性(locality in time)
如果某个数据项被访问，那么在不久的将来它可能再次被访问。 使最近被访问的数据项离处理器更近
空间局部性 (locality in space)
如果某个内存区域的数据项被访问，那么在不久的将来，与它地 址相邻的数据项可能再次被访问。 使包含连续字的内存块离处理器更近
Hit Tag
Four words/block, cache size = 1K words
31 30 . . . 13 12 11 ... 4 32 10
Byte offset
Data
20 Index
8
Data
Block offset
Index Valid Tag
0 1 2 . . . 253 254 255
Datapath
Second Level Cache (SRAM)
Main Memory (DRAM)
Secondary Memory (Disk ½ ’s
Size (bytes):
Cost:
CSE431 Chapter 5A.6
100’s
highest
1,024+ bytes (disk sector = page)
Secondary Memory
每一层中存储器的（相对）容量大小： 离处理器越远，容量越大
如何管理存储器层次结构
寄存器 存储器
by 编译器(程序员?)
高速缓存 主存
by 缓存控制器硬件
主存 硬盘（外存）
Caching: A Simple First Example
Cache Index Valid Tag 00 01 10 11 Data Main Memory 0000xx 0001xx One word blocks 0010xx Two low order bits define the byte in the 0011xx word (32b words) 0100xx 0101xx 0110xx 0111xx 1000xx Q2: How do we find it? 1001xx 1010xx Use next 2 low order 1011xx memory address bits 1100xx – the index – to 1101xx determine which 1110xx cache block (i.e., 1111xx modulo the number of
Irwin, PSU, 2008
Review: 一台计算机的主要部件
处理器 控制器
设备
存储器
输入 输出
数据通路
高速缓存
主存
辅助存储器 （硬盘）
The “Memory Wall”
处理器和DRAM的速度差异持续增加
Clocks per DRAM access
2010+
Irwin, PSU, 2008
0 miss
00 Mem(0) 00 00
1 miss
Mem(0) Mem(1)
3 miss
Mem(0) Mem(1) Mem(2) Mem(3) 15 miss 01 00 00 11 00 Mem(4) Mem(1) Mem(2) Mem(3)
01
4 miss 00 00 00 00
3 hit 01 00 00 00 Mem(4) Mem(1) Mem(2) Mem(3) 01 00 00 00
Irwin, PSU, 2008
CSE431 Chapter 5A.18
Cache各字段大小
Cache不仅存储数据而且存储标记位 (既包括数据位，又 包括标记位)
32位字节地址 直接映射cache，cache大小为2n 个块，因此，n位用作索引。 块大小为2m 个字 (2m+2 个字节), m 位用于查找块中的字，两位是 字节偏移信息。
我们怎么创建让人感觉又大又便宜又快的存储器？ (绝大 部分时间是这样)? 层次化 并行
一种典型的存储器层次结构
局部性原理的应用和快速发展的技术使用户能够有越来越 多、越来越快的存储器可供使用。
On-Chip Components Control Instr Data Cache Cache
20
32
What kind of locality are we taking advantage of?
利用空间局部性
Let cache block hold more than one word
0 1 2 3 4 3 4 15
1 hit 00 Mem(1) Mem(0) 00 00 2 miss Mem(1) Mem(0) Mem(3) Mem(2)
Start with an empty cache - all blocks initially marked as not valid
0 miss
00 Mem(1) Mem(0)
3 hit
00 00 Mem(1) Mem(3) Mem(0) Mem(2)
01 00 00
4 miss 5 4 Mem(1) Mem(0) Mem(3) Mem(2)
4
hit
4 Mem(0) Mem(1) Mem(2) Mem(3)
Mem(4) Mem(1) Mem(2) Mem(3)
15
8 requests, 6 misses
MIPS直接映射高速缓存的例子
One word blocks, cache size = 1K words (or 4KB)
31 30 ... 13 12 11 ... 2 1 0