计算器黑盒测试

计算器黑盒测试
计算器黑盒测试

计算器黑盒测试

一、测试目的

按照等价类法设计测试用例、使用边界值法设计测试用例

二、测试内容

(一)、实现一个小的计算器程序,只需要完成加、减、乘、除运算,用等价类法设计

测试用例,进行测试。然后假设运算数值的范围在0到100之间,使用边界值法设计测试用例,并测试。

三、测试步骤

(一)、计算器:

(1)等价类测试:

1、4个等价类测试用例的分析过程如下:

2、对应测试的结果:

整型:

1.加(60+50)

2.减(55-31)

3.乘(22*23)

4.除(65/21)

小数

1.加(24.1+65.3)

2.减(77.6-54.2)

3.乘(23.6*33.7)

4.除(6

5.3/23.6)

5.(其中算式写法错误导致正常运算错误)

负数

6.加 -55+-76

7.减((-38)-(-54))

8.乘-54*-12

(其中算式写法错误导致正常运算错误)

9.除 65.3/23.6

(其中算式写法错误导致正常运算错误)

无效输入

1.加(e5+t6):

程序中无效数字无法正常输入,程序无法进行。

2.减(g6-k4)

程序中无效数字无法正常输入,程序无法进行。(同上)3.乘(i6*l9)

程序中无效数字无法正常输入,程序无法进行。(同上)4.除(Ff/se)

程序中无效数字无法正常输入,程序无法进行。(同上)(2)边界值法设计测试:

加法:

1、计算器4个标准等价类测试用例的分析过程如下:

2、对应测试与结果:

测试结果运算均属正常,对应的部分的示图如下:Test1结果:

Test2结果:

Test3结果:

Test4结果:

Test5结果:

Test6结果:

减法:

1、计算器4个标准等价类测试用例的分析过程如下:

2、对应测试与结果:

测试结果运算均属正常,对应的部分的示图如下:

Test1结果:

Test3结果:

Test4结果:

Test5结果:

Test8结果:

乘法

1、计算器4个标准等价类测试用例的分析过程如下:

2、对应测试与结果:

测试结果运算均属正常,对应的部分的示图如下:Test1结果:

Test3结果:

Test4结果:

Test5结果:

Test6结果:

Test8结果:

除法

1、计算器4个标准等价类测试用例的分析过程如下:

2、对应测试与结果:

对应的部分的示图如下:

Test1结果:

Test2结果:

Test3结果:

Test4结果:

Test8结果:

windows计算器测试报告-

Windows计算器测试报告 学号: 姓名: 专业: 指导老师: 2010年11月25日 拟制: 日期:2010-11-25 审核: 日期:2010-11-25

目录 1. 项目简介 (3) 1.1 目的 (3) 1.2 项目简述 (3) 1.3 定义 (3) 1.4 参考文档 (3) 2. 测试概要 (3) 2.1 测试用例设计方法和工具 (3) 2.2 测试环境与配置 (4) 3. 测试情况 (4) 3.1 测试版本情况 (4) 3.2 差异 (4) 3.3 测试充分性评价 (4) 3.4 测试组织 (4) 3.4.1 测试时间 (4) 4. 测试结果及分析 (4) 4.1 测试情况统计分析 (8) 4.2 覆盖分析 (9) 4.2.1 需求覆盖 (9) 4.2.2 测试覆盖 (9) 4.3 缺陷的统计与分析 (9) 4.3.1 缺陷汇总 (9) 4.4 缺陷分析 (9) 5. 测试结论 (9) 5.1 残留缺陷与未解决问题 (9) 6. 批准 (9)

错误!未指定书签。 1.项目简介 1.1编写文档目的 本测试报告反映在错误!未指定书签。的一个版本内的质量情况。包含该版本经开发部发布后测试组的接受结果与原因、存在的问题描述与分析。 Windows计算器的测试文档有助于实现以下目标: 1.确定现有项目的信息和应测试的软件构件 2.列出推荐的测试需求 3.推荐可采用的测试策略,并对这些策略加以说明 4.确定所需的资源,并对测试的工作量进行估计 5.对整个测试工作的工作量进行估计 6.对测试活动的进程进行有计划的实施 7.列出测试项目的可交付元素 1.2项目简述 背景项目名称:计算器。windows自带软件???????? 您可以使用计算器来执行加、减、乘和除运算。计算器还提供了科学计算器和统计计算器的高级功能。 可以单击计算器按钮来执行计算,或者使用键盘键入进行计算。通过按 Num Lock,数字键盘也可以用来键入数字和运算符。 1.3定义 各种进制:十六进制、八进制、十进制、二进制。 1.4参考文档 用到的参考资料: 1)、Window计算器的帮助文档 2)、《软件测试教程》宫云站机械工业出版社 2008年9月 2.测试概要 测试范围:本文档适用于windows计算器的功能测试。 本次测试主要为功能测试和简单的界面测试。功能测试部分运用QTP测试了计算器的最主要功能:简单的计算。其他功能和界面测试都由人工手动测试。 2.1测试用例设计方法和工具 此项测试采用黑盒测试方法来测试,等价划分列表法,控制方式采用手动方式进行。 具体的测试内容如下: (1)功能测试:对测试对象的功能测试。该测试目标是核实数据的接受,处理和检索是否正确。此类测试基于黑盒测试技术,该技术通过图形界面与应用程序进行交互,并对交互的输出和结果进行分析,以此来核实应用程序及其内部进程。 (2)用户界面测试:测试界面之间是否能完成相互转换。 (3)性能测试:测试该计算器的响应时间,以及事务处理速率和其他与时间相关的需求进行评测和评估

计数器的设计实验报告

计数器的设计实验报告 篇一:计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件,它不仅可用来计脉冲数,还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分,有同步计数器和异步计数器。根据计数制的不同,分为二进制计数器,十进制计数器和任意进制计数器。根据计数的增减趋势,又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前,无论是TTL还是

CMOS集成电路,都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列,就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器,具有双时钟输入,并具有清除和置数等功能,其引脚排列及逻辑符号如图5-9-1所示。 图5- 9-1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5-9-1,说明如下:表5-9-1 当清除端CR为高电平“1”时,计数

器直接清零;CR置低电平则执行其它功能。当CR为低电平,置数端LD也为低电平时,数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平,LD为高电平时,执行计数功能。执行加计数时,减计数端CPD 接高电平,计数脉冲由CPU 输入;在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时,加计数端CPU接高电平,计数脉冲由减计数端CPD 输入,表5-9-2为8421 码十进制加、减计数器的状态转换表。加法计数表5-9- 减计数 2、计数器的级联使用 一个十进制计数器只能表示0~9十个数,为了扩大计数器范围,常用多个十进制计数器级联使用。 同步计数器往往设有进位(或借位)输出端,故可选用其进位(或借位)输出信号驱动下一级计数器。 图5-9-2是由CC40192利用进位

实验三74ls139译码器实验

实验三 译码器实验 一、实验目的 1、掌握中规模集成电路译码器的工作原理及逻辑功能。 2、学习译码器的灵活应用。 二、实验设备 1、SAC-DS4数字逻辑电路实验箱 1个 2、74LS138 3-8线译码器 2片 3、74LS20 双四输入与非门 1片 三、实验内容与步骤 (一)测试74LS139的逻辑功能。 图1 74LS139集成电路引脚图 实验步骤: 1). 接线:按图1的引脚接线,测试单个2—4译码器的功能(只接74LS139芯片中的一个译码器), 1B 、1A 、1E 输入端接逻辑电平信号,1Y 0、1Y 1 、1Y 2 、1Y 3输出端接指示灯。 2).测试:当E=1时,看四个输出信号的逻辑电平是否全“1”。当E=0时,2—4译码器进入正常 工作状态,给1B 、1A 选择信号端加不同组合逻辑电平,观察输出端1Y 0、1Y 1 、1Y 2 、1Y 3所接指示灯的变化,灯亮表示“1”电平,不亮表示“0”电平,请将观测的最后结果记录如下表。 表1 2 —4译码器逻辑功能表 输 入 输 出 E B A Y 0 Y 1 Y 2 Y 3 输出逻辑关系式 1 Χ Χ 0 0 0 0 0 1 0 1 0 0 1 1 3).利用74LS139译码器实现“同或”门电路 Y =30 Y Y ?=30Y Y +=B A B A ?+?=A ⊙B 如下图2所示连接电路,将实验结果填入表中,验证其逻辑关系。是否符合“同或”逻辑门电路的逻辑关系。 图2 用74LS139译码器实现“同或”逻辑门电路接线图和真值 Y o Y 174LS139 Y 2 Y 3 & V cc E A B G Y

实验一基本门电路的逻辑功能测试

实验一基本门电路的逻辑功能测试 一、实验目的 1、测试与门、或门、非门、与非门、或非门与异或门的逻辑功能。 2、了解测试的方法与测试的原理。 二、实验原理 实验中用到的基本门电路的符号为: 在要测试芯片的输入端用逻辑电平输出单元输入高低电平,然后使用逻辑电平显示单元显示其逻辑功能。 三、实验设备与器件 1、数字逻辑电路实验箱。 2、数字逻辑电路实验箱扩展板。 3、相应74LS系列芯片若干。 四、实验内容 测试TTL门电路的逻辑功能: a)测试74LS08(与门)的逻辑功能。 b)测试74LS32(或门)的逻辑功能。 c)测试74LS04(非门)的逻辑功能。 d)测试74LS00(与非门)的逻辑功能。 e)测试74LS02(或非门)的逻辑功能。 f)测试74LS86(异或门)的逻辑功能。 五、实验步骤 1、按照芯片的管脚分布图接线(注意高低电平的输入和高低电平的显示)。 2、测试各个芯片的逻辑功能 六、实验报告要求 1.画好各门电路的真值表表格,将实验结果填写到表中。 2.根据实验结果,写出各逻辑门的逻辑表达式,并判断逻辑门的好坏。

实验二编码器及其应用 一、实验目的 1.掌握一种门电路组成编码器的方法。 2.掌握8 -3线优先编码器74LS148,10 -4线优先编码器74LS147的功能。 二、实验原理 1、8-3线优先编码器74LS148 编码器74LS148的作用是将输入I0~I78个状态分别编成二进制码输出,它的功能表见表6-2,它的逻辑图见图6-2。它有8个输入端,3个二进制码输出端,输入使能端EI,输出使能端 3、10-4线优先编码器74LS147

计算器软件测试报告

江西工业职业技术学院 毕业综合实践 课题名称:安卓手机计算器 作者:廖杰学号:20112715 分院:电子与信息工程分院 专业:计算机网络技术 指导老师:占华为专业技术职务讲师 2013年 11 月 14日

一、问题描述: 用Java实现求两整数的加、减、乘、除运算结果,要求两整数的范围都是[0,100]。从键盘输入数m,数n,判断他们的范围,若不在[0,100]范围内,则输出提示语,要求重新输入,并且在做除法运算时,当除数为0时,输出提示语,说明除数不能为0。 将两数的范围定在[0,100],以更好的进行边界值分析,等价类测试等黑盒测试方法;为充分体现白盒测试的特点,有些地方故意用了if-else语句,while循环;另外,加、减、乘、除运算分别用了四个函数来计算,这样既可以在主函数中调用,又可以在Junit框架中分别对这四种运算进行测试。 二、程序源代码: 1. import java.util.Scanner; 2. public class Computer { 3. private int a; 4. private int b; 5. public Computer (int x,int y) //构造函数,初始化 6. { 7. a=x; //注意:Juint中需要输入测试值在0~100范围内 8. b=y; 9. } 10. public double add() //加法 11. { 12. return a+b; 13. } 14. public double minus() //减法 15. { 16. return a-b; 17. } 18. public double multiply() //乘法

实验三 3-8译码器的功能测试及仿真

实验三3-8译码器功能测试及仿真 一、实验目的 1、掌握中规模集成3-8译码器的逻辑功能和使用方法。 2、进一步掌握VHDL语言的设计。 二、预习要求 复习有关译码器的原理。 三、实验仪器和设备 1.数字电子技术实验台1台 2.数字万用表1块 3.导线若干 4.MUX PLUSII软件 5.74LS138集成块若干 四、实验原理 译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”,变成相应的状态,使输出通道中相应的一路有信号输出。译码器在数字系统中有广泛的用途,不仅用于代码的转换、终端的数字显示,还用于数据分配,存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。 译码器分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。 1.变量译码器(又称二进制译码器) 用以表示输入变量的状态,如2线-4线、3线-8线和4线-16线译码器。若有n个输入变量,则有2n个不同的组合状态,就有2n个输出端供其使用。而每一个输出所代表的函数对应于n个输入变量的最小项。 以3线-8线译码器74LS138为例进行分析,下图(a)、(b)分别为其逻辑图及引脚排列。其中 A2、A1、A0为地址输入端,0Y~7Y为译码输出端,S1、2S、3S为使能端。下表为74LS138功能表,当S1=1,2S+3S=0时,器件使能,地址码所指定的输出端有信号(为0)输出,其它所有输出端均无信号(全为1)输出。当S1=0,2S+3S=X时,或 S1=X,2S+3S=1时,译码器被禁止,所有输出同时为1。

3-8线译码器74LS138逻辑图及引脚排列图 74LS138功能表 输入输出 S12S+3S A2A1A00Y1Y2Y3Y4Y5Y6Y7Y 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 ×××× 1 1 1 1 1 1 1 1 × 1 ××× 1 1 1 1 1 1 1 1 二进制译码器实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输 入数据信息,器件就成为一个数据分配器(又称多路分配器),如图3-2所示。若在S1输入 端输入数据信息,2S=3S=0,地址码所对应的输出是S1数据信息的反码;若从2S端输入 数据信息,令S1=1、3S=0,地址码所对应的输出就是2S端数据信息的原码。若数据信息是时 钟脉冲,则数据分配器便成为时钟脉冲分配器。 根据输入地址的不同组合译出唯一地址,故可用作地址译码器。接成多路分配器,可

c计算器实验报告

简单计算器 姓名: 周吉祥 实验目的:模仿日常生活中所用的计算器,自行设计一个简单的计算器程序,实现简单的计算功能。 实验内容: (1)体系设计: 程序是一个简单的计算器,能正确输入数据,能实现加、减、乘、除等算术运算,运算结果能正确显示,可以清楚数据等。 (2)设计思路: 1)先在Visual C++ 6.0中建立一个MFC工程文件,名为calculator. 2)在对话框中添加适当的编辑框、按钮、静态文件、复选框和单选框 3)设计按钮,并修改其相应的ID与Caption. 4)选择和设置各控件的单击鼠标事件。 5)为编辑框添加double类型的关联变量m_edit1. 6)在calculatorDlg.h中添加math.h头文件,然后添加public成员。 7)打开calculatorDlg.cpp文件,在构造函数中,进行成员初始化和完善各控件 的响应函数代码。

(3)程序清单: 添加的public成员: double tempvalue; //存储中间变量 double result; //存储显示结果的值 int sort; //判断后面是何种运算:1.加法 2.减法 3.乘法 4.除法 int append; //判断后面是否添加数字 成员初始化: CCalculatorDlg::CCalculatorDlg(CWnd* pParent /*=NULL*/) : CDialog(CCalculatorDlg::IDD, pParent) { //{{AFX_DATA_INIT(CCalculatorDlg) m_edit1 = 0.0; //}}AFX_DATA_INIT // Note that LoadIcon does not require a subsequent DestroyIcon in Win32 m_hIcon = AfxGetApp()->LoadIcon(IDR_MAINFRAME); tempvalue=0;

实验四 计数器逻辑功能测试及其应用

实验四计数器逻辑功能测试及其应用 一、实验目的 1.学习用集成触发器构成计数器的方法。 2.掌握中规模集成计数器的使用及功能测试方法。 3.运用集成计数计构成1/N分频器。 二、预习要求 1.阅读课本中关于异步计数器的介绍,了解异步计数器的基本分析方法。 2.掌握74LS160工作原理及其结合门电路构成任意进制计数器的方法,并分析所给实验电路原理。 3.按实验内容要求,设计相应的实验记录表格。 三、实验内容与要求 (一)基础性实验 1.用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。 1) 按图4-1接线,将低位CP0端接单次脉冲源,输出端Q3、Q2、Q1、Q0 接逻辑电平显示插口。 图4-1四位二进制异步加法计数器 R=0然后恢复为1),逐个送入单次脉冲,观察并列表记录Q3~Q0 2) 清零后(先令D 状态。 3) 将单次脉冲改为1H Z的连续脉冲,观察Q3~Q0的状态。 4) 将图4-1电路中的低位触发器的Q端与高一位的CP端相连接,构成减法计数器,按实验内容2),3)进行实验,观察并列表记录Q3~Q0的状态。 2.测试74LS160同步十进制计数器的逻辑功能

表4-1 74LS160功能表 为异步清除端、LD为同步置数端、数据输入端D3、D2、D1、D0分别接逻辑开D 关,输出端Q3、Q2、Q1、Q0接实验设备的一个译码显示输入相应插口D、C 、B、A;EP 和ET为工作方式控制端(使能端)接逻辑开关。逐项测试并判断该集成块的功能是否正常。 (1) 清除 =0,其它输入为任意态,这时Q3Q2Q1Q0=0000,译码数字显示为0。清除功能完令R D =1。 成后,置 D (2) 置数 R D=1,EP、ET任意,数据输入端输入任意一组二进制数,令LD= 0,CLK接单次脉冲,观察计数译码显示输出。预置功能完成后,置LD=1。 (3) 加计数 =1,LD=1。送入10个单次脉冲,观察译码显示是否CLK接脉冲源,清零后置R D 按8421码十进制状态转换表进行;输出状态变化是否发生在CLK上升沿。 3.图4-3所示,用两片74LS160组成两位十进制加法计数器,输入1Hz连续计数脉冲, 进行由00-99累加计数,记录之。

黑盒测试及测试用例设计方法

黑盒测试及测试用例设计方法 黑盒测试定义 什么是黑盒测试? 黑盒测试就是测试人员把软件产品(可阶段性产品)看做是一个黑盒。在测试过程中测试人员只需关心对这个软件黑盒操作会得到什么样的结果,而不必深入地去了解它的内部实现机制所进行的测试活动。 例如:在Windows的命令行中输入字符串dir就可以得到当前目录下的子目录及文件的列表。而输入tasklist后就得到一张正在系统中运行的任务的列表。在以上操作中不必去考虑命令行解析器会如何解析输入的字符串,也不必考虑系统如何获取我们想要的信息并如何把他显示在屏幕上,这就是黑盒处理机制。我们只关心输入(input)的和想要得到的输出(output)。如果在初始条件确定的情况下的一组确定的输入经过软件产品这个黑盒进行处理后并没有得到期望的结果(expected result)时,则说明此时就发现了一个软件的缺陷(defect)。 为什么要做黑盒测试? 验证(verity):软件产品是否符合需求文档的设计(IEEE 1983 of IEEE Standard 729)证实(validate):软件产品符合最终用户的需求(IEEE 1983 of IEEE Standard 729) 把dir输入到其它软件(如计算器)可能毫无意义,但在Windows命令行中被解析为获取当前目录下的子目录及文件的列表,并且在初始条件确定的情况下将得到可预测的输出。这样的输出在软件测试阶段通常被定义下来以保证开发人员编写的程序有章可循。这下是软件测试的目的之一:验证(verity)软件产品是否符合需求文档的设计。 黑盒测试中,测试人员只按业务逻辑测试而不需要考虑内部实现。这就很好地模拟了终端用户的行为。然而终端用户的行为并不会都在软件需求文档中定义(例如黑客攻击)。我们可以尽量模拟终端用户对产品网站进行攻击。这样的测试既可以是预先定义好的,也可以是随机的(adhoc test)。像这样的模拟终端用户操作对产品进行的测试活动就是在履行软件测试的另一个目的:证实(validate)软件产品符合最终用户的需求。 软件生命周期中的哪些测试阶段用到过黑盒测试? 软件生命周期包括: 单元测试(unit test)。 组件测试(component test)。 集成测试(integration test)。

微机原理实验简易计算器

【实验题目】 简易计算器设计 【实验目的】 综合测试学生微机接口技术及应用能力,包括系统构思设计、电路设计搭建、软件调试等; 结合应用实际,培养学生运用微机技术服务应用、服务实际的能力。 【基本要求】 1)利用实验箱上的4x4键盘及6位数码管,实现两个16位宽的非负整数(0~65535)进行+、-、×运算,计算结果限制在范围-65535~65535,超过范围在数码管最低位显示E; 2) 16个按键的分配可以自行指定; 【扩展要求】 1)按基本要求保持输入的范围不变(16位宽),扩展计算结果的范围到用足6位数码管,当计算结果超过-65535~999999时,显示E; 2)增加÷的功能,有小数显示; 【实验程序】 ;该程序实现了基本要求及扩展要求的2) DSEG SEGMENT BUFF DB 6 DUP() LED_7 DB 3FH,06H,5BH,4FH,66H,6DH,7DH,07H,7FH,6FH,77H,7CH,39 H,5EH,79H,71H,00H,40H POSITION DB 0DFH,0EFH,0F7H,0FBH,0FDH,0FEH UNIT10 DW 10000,1000,100,10,1 NEWNUM DB 0 COUNT DB 0 FLAG DB 0 ;是否有键按下的标志 NEGTI DB 0 ;是否为负数的标志 NUM DW 0 NUM1 DW 0 NUM2 DW 0 TAG DB 0 ;运算种类标志 POINT DB 0 ;除法结果添加小数点标志 RESULT DW 0 DSEG ENDS CSEG SEGMENT ASSUME DS:DSEG,CS:CSEG START: MOV AX,DSEG MOV DS,AX MOV DX,300CH ;8255初始化 MOV AL,81H OUT DX,AL LEA SI,BUFF MOV CX,6 NEXT: MOV BYTE PTR[SI],16 INC SI LOOP NEXT CALL SHOW ;将显示缓冲区中内容在LED上一次显示出来 MOV COUNT,0 ;记按下了几位数 NEXT2: CALL SHOW CALL SCAN ;判断是否有按键按下 CMP FLAG,1 JZ OK JMP NEXT2 OK: MOV FLAG,0 MOV POINT,0 MOV DX,3000H ;判断是哪一个键被按下 MOV AL,0FFH OUT DX,AL MOV CH,-1 ;CH用于保存当前被扫描的列号MOV CL,07FH XL: ROL CL,1 INC CH MOV DX,3000H MOV AL,CL OUT DX,AL MOV DX,3008H

JK触发器的逻辑功能测试

实验三 JK触发器的逻辑功能测试 [实验目的] 1、学习触发器逻辑功能的测试方法。 2、掌握基本JK、D触发器的逻辑功能。 3、掌握JK触发器转换成D触发器的方法及D触发器的逻辑功能。 [主要仪器设备及耗材]数字电路实验板、74LS112芯片、74LS00芯片、数字万用表、数据线。 [实验基本原理] 触发器具有两个稳定状态,用以表示逻辑状态“1”和“0”,在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态,它是一个具有记忆功能的二进制信息存贮器件,是构成各种时序电路的最基本逻辑单元。 1、JK触发器 在输入信号为双端的情况下,JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112(或74LS76)双JK触发器,是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图1-1所示。 图1-1 74LS112双JK触发器引脚排列及逻辑符号 JK触发器的状态方程为 Qn+1=J Qn +K Qn,S=R=1 J和K是数据输入端,是触发器状态更新的依据,若J、K有两个或两个以上输入端时,组成“与”的关系。Q与Q—为两个互补输出端。通常把Q=0、Q—=1的状态定为触发器“0”状态;而把Q=1、Q—=0定为“1”状态。 JK触发器常被用来构成缓冲存储器、移位寄存器和计数器。 图1-1左图为双下降沿JK触发器74LS112的外引线排列图。 JK触发器的工作原理如下: (1)S和R可将触发器置于额定状态1或0;之后应保持在高电平1。 (2)S=R=1时, A、当J=K=0时,在CP脉冲的作用下触发器保持原状态,即Qn+1=Qn; B、当J=0,K=1时,在CP脉冲的作用下,触发器置“0”,即Qn+1=0; C、当J=1,K=0时,在CP脉冲的作用下,触发器置“1”,即Qn+1=1;

编码器和译码器实验报告

译码器、编码器及其应用 一、实验目的 (1) 掌握中规模集成译码器的逻辑功能和使用方法; (2) 熟悉掌握集成译码器和编码器的应用; (3) 掌握集成译码器的扩展方法。 二、实验设备 数字电路实验箱,74LS20,74LS138。 三、实验内容 (1) 74LS138译码器逻辑功能的测试。将74LS138输出??接数字实验箱LED 管,地址输入接实验箱开关,使能端接固定电平(或GND)。电路图如Figure 1所示: Figure 2 ??????????????时,任意拨动开关,观察LED显示状态,记录观察结果。 ??????????????时,按二进制顺序拨动开关,观察LED显示状态,并与功能表对照,记录观察结果。 用Multisim进行仿真,电路如Figure 3所示。将结果与上面实验结果对照。

Figure 4 (2) 利用3-8译码器74LS138和与非门74LS20实现函数: ?? 四输入与非门74LS20的管脚图如下: 对函数表达式进行化简: ?? ?? A ? ??????????? ???? 按Figure 5所示的电路连接。并用Multisim进行仿真,将结果对比。 Figure 6

(3) 用两片74LS138组成4-16线译码器。 因为要用两片3-8实现4-16译码器,输出端子数目刚好够用。 而输入端只有 A、、三个,故要另用使能端进行片选使两片138译码器 进行分时工作。而实验台上的小灯泡不够用,故只用一个灯泡,而用连接灯泡的导线测试?,在各端子上移动即可。在multisim中仿真电路连接如Figure 7所示(实验台上的电路没有接下面的两个8灯LED): Figure 8 四、实验结果 (1) 74LS138译码器逻辑功能的测试。 当输入 A时,应该是输出低电平,故应该第一个小灯亮。实际用实验台测试时,LE0灯显示如Figure 9所示。当输入 A时,应该是输出低电平,故理论上应该第二个小灯亮。实际用实验台测试时,LE0灯显示如Figure 6所示。 Figure 10

实验九-可逆计数器的功能测试及应用电路

实验九可逆计数器的功能测试及应用电路 实验目的: (1)掌握可逆计数器74LS191、74LS191、74LS192、74LS193的逻辑功能及使用方法。 (2)熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。 实验仪器与器件: 实验箱一个;双踪示波器一台;稳压电源一台;函数发生器一台。 74LS191、74LS191、74LS191或74HC48、74LS00和74LS04。 实验内容: 1测试74LS190和74LS191的逻辑功能,并用数码管显示,验证是否与表2-9-4一致,分别画出各单元的电路图,写出各自的状态 实验原理:单时钟74LS191二进制同步加/减计数器的功能表如下: 表2-9-4 单时钟74LS191二进制同步加/减计数器的功能表 单时钟74LS191二进制同步加/减计数器是十进制的,其他功能与74LS191一样。它的有效状态为0000~1001. 实验电路: 如图所示是减计数时当计数器的状态变为0时的电路状态:RCO=0,MAX/=1; MIN

实验现象与结果: 该结果是当CTEN =0,D L =1,D U /=1时,A B C D Q Q Q Q 的 波形图; 该结果是当CTEN =0,D L =1,D U /=1时, RCO 与MIN MAX /的波形图

需要说明的是:当CTEN= D L=1时,电路保持原来的状态。 2测试74LS192和74LS193的逻辑功能,并用数码管显示,验证是否与表2-9-3及2-9-5一致。画出测试电路图。 实验原理: 双时钟74LS192同步十进制可逆计数器的功能表如下表所示,74LS192是十进制计数器。 表2-9-3双时钟74LS192同步十进制可逆计数器的功能表 输入输出工作 状态 U CP UP D CP DOW N CLR D L DCBA A B C D Q Q Q Q U TC D TC **H H ****0000 H H 异步 清零**L L 1001 1001 H H 异步 置数 H ↑L H ****1001→ 0001→ 0000H H H L 减法 计数 ↑H L H ****0000→ 1000→ 1001H L H H 加法 计数 双时钟74LS193二进制同步加/减法计数器的功能表如下表所示,74LS193是一个十六进制的计数器。

MSI译码器逻辑功能测试

实验三 验证性实验—— MSI 译码器逻辑功能测试 一.实验目的 1. 掌握中规模 (MSI) 集成译码器的逻辑功能和使用方法; 2. 验证 3— 8 线译码器和七段显示译码器的逻辑功能; 3. 掌握数码管与译码器配合使用的方法; 。 二.实验原理 译码器的作用是进行代码间的 “翻译”,将具有特定含义的二进制码进行辨别, 并转 换成控制信号。 译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。 l .变量译码器 (又称二进制译码器 ),用以表示输入变量的状态,如 2 线— 4 线、 3 线— 8 线和 4 线— 16 线译码器。若有 n 个输入变量,则有 2n 个不同的组合状态,就有 2n 个输出端供其使用。例如,有 3 个输入变量 (或称为地址端 ),那么就可以有 23=8 个不同的地址组合,分别为 000、001、010、011、100、101、110、111,可以控制 8 个输出端, 而每一个输出所代表的函数对应于 n 个输入变量的最小项。 Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 16 15 14 13 12 11 10 9 V CC Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 74LS138 A 0 1 A 1 A 2 2 3 S 2 4 S 3 S 1 Y 7 GND 5 6 (b) 7 8 1 1 1 15 14 13 12 11 10 9 7 Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 74LS138 Y 6 Y 7 1 1 1 16 V CC S 1 S 2 S 3 A 0 A 1 A 2 A 0 1 A 1 A 2 2 3 S 1 8 GND 6 S 2 4 S 3 5 (a) 图 3-1 (c) 3—8 线译码器 74LS138 逻辑图及引脚排列 以 3 线— 8 线译码器 74LSl38 为例,图 3-1(a)(b) (c) 分别为其逻辑图及引脚排列。 其中 A 2、A 1、 A 0 为地址输入端, ̄ Y 0 ~ ̄Y 7 为译码输出端, S 1、ˉS 2、ˉS 3 为使能端。表 3-1 为 74LSl38 功能表。 当 S 1=1,ˉS 2+S ˉ3=0 时, 74LS138 工作,地址码所指定的输出端输出 0(被选中 ),其 它输出端均输出 1(未被选中 )。当 S 1=0;ˉS 2+ˉS 3 =×(注:“×”即不论是什么逻辑值的意 思。);或 S 1=×,ˉS 2+ˉS 3=1 时,译码器被禁止,所有输出同时为 l 。 表 3-1 输 S 1 S ˉ2+ ˉS 3 入 A 2 A 1 A 0 Y 0 Y 1 Y 2 输 Y 3 出 Y 4 Y 5 Y 6 Y 7

实验十一 同步计数器的逻辑功能测试及应用上课讲义

实验十一同步计数器的逻辑功能测试及应 用

实验十一计数器74LS161的逻辑功能测试及应用 一、实验目的 1、熟悉集成计数器触的逻辑功能和各控制端作用。 2、掌握集成计数器逻辑功能测试方法。 3、掌握计数器使用方法。 二、实验设备与器件 1、实验设备:DLBS系列数字逻辑实验箱1个,MF47型万用表1台。 2、实验器件:74LS161集成同步计数器×2片,四二输入与非门74LS00×1块。 三、实训器件说明 1、 74LS161集成同步计数器 74LS161是一种同步四位二进制同步加法计数器,计数范围是0~15,具有异步清零、同步置数、保持和二进制加法计数等逻辑功能。图11.1所示为74LS161的管脚图和逻辑功能示意图。图中CR端是异步清零控制端,当CR=0时,输出Q3Q2Q1Qo全为零,实现异步清除功能。LD是同步置数控制端,当CR=1,LD=0,且CP=CP↑时,输出Q3Q2Q1Qo=D3D2D1Do,实现同步预置数功能。CTP和CTT是计数控制端,CP是上升沿有效的时钟脉冲输入端,D0~D3是并行数据输入端,Q0~Q3是计数输出端,CO是进位输出端,且进位输出信号CO=CTt=Q3Q2Q1Qo ,它可以用来实现电路的级联扩展。

74LS161的逻辑功能如表6.9所示。表中各控制输入端按优先级从高到低的次序排列,依次为CR、LD、CTp和CTt,其中CR优先级最高。计数输出Q3为最高位,Qo 为最低位。 表6.9 74LS161的逻辑功能表 由表6.9可知,74LS161具有以下逻辑功能: (1)异步清零。当CR=0时,计数器清零,与CP脉冲无关,所以称为异步清零。(2)同步置数。当CR=1,LD=0 ,CP脉冲上升沿到来时,并行输入数据D3—Do被置入计数器,计数器输出为D3D2D1Do 。由于置数发生在脉冲CP上升沿时段,故称为同步置数。 (3)保持功能。当CR=LD=1,且CTp?CTt=0时,输出Q3Q2Q1Qo=Q3Q2Q1Qo。保持不变。 (4)计数功能。当CR=LD=CTp=CTt=1时,且CP=CP↑时,计数器处于计数状态才开始加法计数,实现计数功能。随着CP脉冲上升沿的到来,计数器对CP脉冲进行二进制加法计数,每来一个CP脉冲,计数值加“1”。当计数值达到15 时,进位输出CO为“1”。 2、由74LS161同步计数器构成任意(N)进制计数器方法 (1)直接清零法 直接清零法是利用芯片的复位端CR和与非门,将N所对应的输出二进制代码中等于“1”的输出端,通过与非门反馈到集成芯片的复位端CR,使输出回零。

实验45验证性实验——计数器逻辑功能测试.docx

实验 45 验证性实验——计数器逻辑功能测试 一.实验目的 1.验证用触发器构成的计数器计数原理; 2.掌握测试中规模集成计数器功能的方法; 3. 学习和掌握用中规模集成计数器接成任意进制计数器的方法; 二.实验原理 Q 0 Q 1 Q 2 Q 3 R d R d Q R d Q R d Q R d Q CP 0 CP 1 CP 2 CP 3 C1 Q C1 Q C1 C1 1D 1D Q Q 1D 1D FF0 FF1 FF2 FF3 图 45-1 4 位二进制异步递增加法计数器 计数器种类很多, 有同步计数器和异步计数器两大类。 计数器中所触发器状态的变化都 在同一时钟操作下同时发生的称为同步计数器, 而在异步计数器中, 触发器状态的变化则不 是同时发生的。 根据计数制的不同, 又分为二进制计数器, 十进制计数器和任意进制计数器。 根据对脉冲个数进行增减运算的作用, 又分为递增加法、 递减减法计数器和可逆计数器。 还 有可预置数和可编程序功能计数器等。目前,不管是 TTL 还是 CMOS 集成电路,都有品种 较齐全的中规模集成计数器。 l .用 D 触发器构成的异步二进制加/减计数器 用 4 只 D 触发器按图 45-1 所示连接起来可构成 4 位二进制异步加法计数器。由图知, 每只 D 触发器是接成 T ’触发器的形式,时钟脉冲只作用在第一个 D 触发器 FF0 的 CP 输入 端,每输入一个计数脉冲, FF 0 就翻转一次。 由于 D 触发器是上升沿触发, 当 Q 0 由 1 变 0、 Q 0 由 0 变 1 时, FF 1 翻转;当 Q 1 由 1 变 0、 Q 1 由 0 变 1 时, FF 2 翻转,依此类推,可分析 出本电路是一个 4 位二进制加法计数器。由于 4 个 D 触发器不是同时工作,所以是异步计 数器。 分析其工作过程,可得出其状态图和时序图如图 45-2 和图 45-3 所示。 若将 图 45-1 所示 稍加改 动,断开 Q 与下一 级 CP 的连接 (仍保留 Q 端与本 级 1D 端的相 连, ),将低位触 发器的 Q 端与高一位的 CP 端相连接,即构成了一个 4 位二 进制减法 计数器,工作原理 读者 自行分析。 16 15 14 13 12 11 10 9 Q 3Q 2Q 1Q V DD D 0 CR BO C O LD D 2 D 3 CD40192 0000 0001 0010 0011 0100 0101 0110 0111 D 1 Q 1 Q 0 CP D CP U Q 2 Q 3 V SS 1 2 3 4 5 6 7 8 (a)CD40192 引脚图 1111 1110 1101 1100 1011 1010 1001 1000 D 0 图 45-2 图 45-1 所示电路的状态图 Q 0 D 1 Q 1 CP D 2 D 3 Q 2 Q 0 Q 3 CP U CP D Q 1 CR C O Q 2

计算器黑盒测试

计算器黑盒测试 一、测试目的 按照等价类法设计测试用例、使用边界值法设计测试用例 二、测试内容 (一)、实现一个小的计算器程序,只需要完成加、减、乘、除运算,用等价类法设计 测试用例,进行测试。然后假设运算数值的范围在0到100之间,使用边界值法设计测试用例,并测试。 三、测试步骤 (一)、计算器: (1)等价类测试: 1、4个等价类测试用例的分析过程如下: 2、对应测试的结果: 整型: 1.加(60+50)

2.减(55-31) 3.乘(22*23) 4.除(65/21) 小数 1.加(24.1+65.3) 2.减(77.6-54.2) 3.乘(23.6*33.7) 4.除(6 5.3/23.6)

5.(其中算式写法错误导致正常运算错误) 负数 6.加 -55+-76 7.减((-38)-(-54)) 8.乘-54*-12 (其中算式写法错误导致正常运算错误) 9.除 65.3/23.6 (其中算式写法错误导致正常运算错误) 无效输入 1.加(e5+t6):

程序中无效数字无法正常输入,程序无法进行。 2.减(g6-k4) 程序中无效数字无法正常输入,程序无法进行。(同上)3.乘(i6*l9) 程序中无效数字无法正常输入,程序无法进行。(同上)4.除(Ff/se) 程序中无效数字无法正常输入,程序无法进行。(同上)(2)边界值法设计测试: 加法: 1、计算器4个标准等价类测试用例的分析过程如下:

2、对应测试与结果: 测试结果运算均属正常,对应的部分的示图如下:Test1结果: Test2结果: Test3结果: Test4结果: Test5结果:

计算器白盒测试

一、实验目的

针对实验一编写的源代码进行白盒测试。要求绘制出程序的控制流图,采用逻辑覆盖和基路径方法设计测试用例。执行测试用例,并分析测试结果。如果是C++源码,请使用C++Test对代码进行静态检查和动态测试。如果是Java源码,请使用JUnit进行动态测试。 二、实验内容 (一)、题目白盒测试 (1)画控制流图 (2)设计测试用例,实现语句覆盖、判定覆盖、条件覆盖、基路径测试 (3)练习用单元测试 (4)测试结果分析 (二)实验过程 (1)针对计算器的黑盒测试的基础上,可以根据实验一的源代码进行白盒测试,以下是程序的流程图以及控制流图

(2)设计测试用例,实现语句覆盖、判定覆盖、条件覆盖、基路径测试 判定覆盖测试用例: 每个判定必须至少获得一次“真”值和“假”值,则测试用例: 条件覆盖测试用例: 表 9 条件覆盖

路径覆盖: 测试用例要求覆盖所有可能的路径: 表10 路径覆盖 条件组合覆盖: 表11 条件组合覆盖 基路径测试 (1)程序环路复杂度:V(G)=E-N+2=13-11+2=4 (2)独立路径: Path1:1-2-3-11 Path2:1-2-4-5-10-11 Path3:1-2-4-6-7-9-10-11 Path4:1-2-4-6-8-9-10-11 (三)实验结果测试 由于程序是用MFC写的计算器的程序,所以在进行测试的时候有点困难,没有很好的辅助工具来进行具体的测试,但是在分析的时候我很细致的列举了各类的测试用例,以达到测试用例的完整,同时保证测试结果的正确性 (四)测试用例设计体会: 在这次软件测试过程中,我扮演了用户、程序员、测试员三钟角色,为了充分体现黑盒、白盒的特点,我特意设计了一个0—100之间的整数、小数。负数简单加减乘除运算。 对于白盒测试,在设计测试用例时首先对程序进行分析,从程序的内部结构出发设计测试用例,涉及到程序的控制方法、源语句、编码细节、数据库设计等。设计测试用例时应用了白盒测试中的多种测试方法,其中包括:测试覆盖(语句覆盖、分支覆盖、分支条件覆盖等)、基路径测试等方法。白盒测试中,对代码的测试比较透彻,但不容易生成测试用例,而且测试工作量很大,。因为白盒测试是基于代码的基础上,所以对变量的定义、数据的分析、精度的度量都有严格的要求。 总之,在这次测试设计让我对软件测试有了一个深入了解,对于测试方法、测试过程,都有了较好的认识,学会了如何进行黑盒测试、白盒测试、以及一些测试工具(如Junit)。当然,对于以后企业上的软件测试,还有待很大的提高。

字段译码器逻辑功能测试及应用

实验五字段译码器逻辑功能测试及应用 一、实验目的 1.掌握七段译码驱动器74LS47逻辑功能。 2.掌握LED七段数码管的判别方法。 3.熟悉常用字段译码器的典型应用。 二、实验仪器及材料 a) TDS-4数电实验箱、双踪示波器、数字万用表。 b) 参考元件:译码器74ls47一片、共阳数码管一个。. 三、实验原理 1、七段发光二极管(LED)数码管 LED数码管是目前最常用的数字显示器,图5-1(a)、(b)为共阴管和共阳管的电路,(c)为两种不同出线形式的引出脚功能图。 一个LED数码管可用来显示一位0~9十进制数和一个小数点。小型数码管(0.5寸和0.36寸)每段发光二极管的正向压降,随显示光(通常为红、绿、黄、橙色)的颜色不同略有差别,通常约为2~2.5V,每个发光二极管的点亮电流在5~10mA。LED数码管要显示BCD码所表示的十进制数字就需要有一个专门的译码器,该译码器不但要完成译码功能,还要有相当的驱动能力。 (a) 共阴连接(“1”电平驱动) (b) 共阳连接(“0”电平驱动) (c) 符号及引脚功能 图 5-1 LED数码管 2、BCD码七段译码驱动器 此类译码器型号有74LS47(共阳),74LS48(共阴),CC4511(共阴)等,本实验系采用74LS47/七段译码/驱动器。驱动共阳极LED数码管。 图 5-2为74LS47引脚排列

图5-2 74LS47引脚排 其中A、B、C、D—BCD码输入端。 a、b、c、d、e、f、g—译码输出端,输出“0”有效,用来驱动共阳极LED数码管。 BI:消隐输入端,BI=“0”时,译码输出全为“1”; LT:测试输入端,BI=“1”,LT=“0”时,译码输出全为“0”; :当BI =LT=1,=0时,输入DCBA为0000,译码输出全为“1”。而DCBA为其它各种组合时,正常显示。它主要用来熄灭无效的前零和后零。 表5-1 输入输出 LT D C B A a b c d e f g 字形××0 ×××× 1 1 1 1 1 1 1 消隐×0 1××××0 0 0 0 0 0 0 1 1 1 0 0 0 0 000000 1 × 1 1 0 0 0 1 1 001111 × 1 1 0 0 1 0 0 0 1 0 0 1 0 × 1 1 0 0 1 1 0000110 × 1 1 0 1 0 0 1 001100 × 1 1 0 1 0 1 0 1 0 0 1 0 0 × 1 1 0 1 1 0 110 0 0 0 0 × 1 1 0 1 1 1 0 0 0 1111 × 1 1 1 0 0 0 0 0 0 0 0 0 0 × 1 1 1 0 0 1 0001100 × 1 1 1 0 1 0 1110 0 10 × 1 1 1 0 1 1 110 0 110 × 1 1 1 1 0 0 10 1110 0 × 1 1 1 1 0 1 0 110 10 0 × 1 1 1 1 1 0 1110 0 0 0 × 1 1 1 1 1 1 1111111消隐 0 1 0 00001111111灭零 :当本位的“0”熄灭时,=0,在多位显示系统中,它与下一位的相连,通知下位如果是零也可熄灭。 四、实验内容 1.集成七段显示译码器的功能测试。

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