有限状态机的状态编码(第八节)
有限状态机
1.1概述有限状态机是指输出取决于过去输入部分和当前输入部分的时序逻辑电路。
有限状态机又可以认为是组合逻辑和寄存器逻辑的一种组合。
状态机特别适合描述那些发生有先后顺序或者有逻辑规律的事情，其实这就是状态机的本质。
状态机就是对具有逻辑顺序或时序规律的事件进行描述的一种方法在实际的应用中根据状态机的输出是否与输入条件相关，可将状态机分为两大类，即摩尔(Moore) 型状态机和米勒(Mealy) 型状态机。
Mealy型状态转移图1.2状态机的描述方法状态机的描述方法多种多样，将整个状态机写到１个always 模块里，在该模块中既描述状态转移，又描述状态的输入和输出，这种写法一般被称为一段式FSM 描述方法；还有一种写法是使用两个always 模块，其中一个always 模块采用同步时序的方式描述状态转移，而另一个模块采用组合逻辑的方式判断状态转移条件，描述状态转移规律，这种写法被称为两段式FSM 描述方法；还有一种写法是在两段式描述方法的基础上发展而来的，这种写法使用3 个always模块，一个always 模块采用同步时序的方式描述状态转移，一个采用组合逻辑的方式判断状态转移条件，描述状态转移规律，第三个always 模块使用同步时序电路描述每个状态的输出，这种写法称为三段式写法。
1.3 FSM的状态编码二进制码（Binary）和格雷码（Gray）属于压缩状态编码，这种编码的优点是使用的状态向量最少，但是需要较多的逻辑资源用来状态译码。
二进制码从一个状态转换到相邻状态时，可能有多个比特位发生变化，易产生中间状态转移问题，状态机的速度也要比采用其它编码方式慢。
格雷码两个相邻的码值仅有一位就可区分，这将会减少电路中相邻物理信号线同时变化的情况，因而可以减少电路中的电噪声。
Johnson码也有同样的特点，但是要用较多的位数。
独热码（One-hot）指对任意给定的状态，状态寄存器中只有l位为1，其余位都为0。
C语言实现有限状态机
C语言实现有限状态机有限状态机（Finite State Machine或者Finite State Automata)是软件领域中一种重要的工具，很多东西的模型实际上就是有限状态机。
最近看了一些游戏编程AI的材料，感觉游戏中的AI，第一要说的就是有限状态机来实现精灵的AI，然后才是A*寻路，其他学术界讨论比较多的神经网络、模糊控制等问题还不是很热。
FSM的实现方式：1） switch/case或者if/else这无意是最直观的方式，使用一堆条件判断，会编程的人都可以做到，对简单小巧的状态机来说最合适，但是毫无疑问，这样的方式比较原始，对庞大的状态机难以维护。
2）状态表维护一个二维状态表，横坐标表示当前状态，纵坐标表示输入，表中一个元素存储下一个状态和对应的操作。
这一招易于维护，但是运行时间和存储空间的代价较大。
3）使用State Pattern使用State Pattern使得代码的维护比switch/case方式稍好，性能上也不会有很多的影响，但是也不是100％完美。
不过Robert C. Martin做了两个自动产生FSM代码的工具，for java和for C++各一个，在/resources/index上有免费下载，这个工具的输入是纯文本的状态机描述，自动产生符合State Pattern的代码，这样developer的工作只需要维护状态机的文本描述，每必要冒引入bug的风险去维护code。
4）使用宏定义描述状态机一般来说，C++编程中应该避免使用#define，但是这主要是因为如果用宏来定义函数的话，很容易产生这样那样的问题，但是巧妙的使用,还是能够产生奇妙的效果。
MFC就是使用宏定义来实现大的架构的。
在实现FSM的时候，可以把一些繁琐无比的if/else还有花括号的组合放在宏中，这样，在代码中可以3）中状态机描述文本一样写，通过编译器的预编译处理产生1）一样的效果，我见过产生C代码的宏，如果要产生C++代码，己软MFC可以，那么理论上也是可行的。
Verilog 有限状态机设计(课堂PPT)
begin
case( state )
state0:
out = 3'b001;
state1:
out = 3'b010;
state2:
out = 3'b100;
state3:
out = 3'b111;
default:
out = 3'b001;
endcase
end
endmodule
11
8.2 有限状态机的Verilog描述
begin if(clr) qout<=0;
//异步复位
else case(qout)
3'b000: qout<=3'b001;
3'b001: qout<=3'b010;
3'b010: qout<=3'b011;
3'b011: qout<=3'b100;
3'b100: qout<=3'b000;
default: qout<=3'b000; /*default语句*/
state2 = 2’b11, state3 = 2’b10; // 格雷码
always @( posedge clk or posedge clr ) begin
if( clr ) state <= state0; // 定义初态 state <= next_state; end
8
always @( state or start or step2 or step3 ) // 状态转换
EDA技术与应用
第八章 有限状态机设计
1
状态机讲义
Digital System Design12011/6/21Computer Faculty of Guangdong University of Technology大部分数字系统都可以划分为控制单元和数据单元（存储单元）两个组成部分，通常，控制单元的主体是一个状态机，它接收外部信号以及数据单元产生的状态信息，产生控制信号序列。
Digital System Design22011/6/21Computer Faculty of Guangdong University of Technology有限状态机特别适合描述那些发生有先后顺序或者有逻辑规律的事情（其实这就是状态机的本质）。
状态机的本质就是对具有逻辑顺序或时序规律事件的一种描述方法，即“逻辑顺序”和“时序规律”就是状态机所要描述的核心和强项，换言之，所有具有逻辑顺序和时序规律的事情都适合用状态机来描述。
Digital System Design32011/6/21Computer Faculty of Guangdong University of Technology1、基本概念有限状态机（Finite State Machine ，FSM ）是表示实现有限个离散状态及其状态之间的转移等行为动作的数学模型。
（关注Matlab 的Stateflow ）（1）状态：也叫状态变量。
在逻辑设计中，使用状态划分逻辑顺序和时序规律。
状态名称、状态编码、进入/退出操作、内部转移、子状态、延迟事件Digital System Design42011/6/21Computer Faculty of Guangdong University of Technology（2）转移：指两个状态之间的关系，表示当发生指定事件且满足指定条件时，第一个状态中的对象将执行某些操作并进入第二个状态，即“触发”了转移。
将触发转移之前的状态定义为“源”状态（初始状态），而触发转移之后的状态定义为“目标”状态（次态）。
第八讲 状态机
所需寄存器个数： 用于存储两个状态编码。 所需寄存器个数 1个，用于存储两个状态编码。
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设计风格#2 8.3 设计风格#2
在很多应用中（如波形整齐、流水线技术等）， 在很多应用中（如波形整齐、流水线技术等）， 需要同步的寄存器输出， 需要同步的寄存器输出，即需先使用寄存器存储起 然后在时钟边沿时才进行更新，如图b 来，然后在时钟边沿时才进行更新，如图b：
1
8.1 引言
•状态机的组成:如图。 状态机的组成:如图。 状态机的组成
input 组合逻辑电路 output
•状态机的种类： 状态机的种类： 状态机的种类 Mealy型 当前状态、 Mealy型：当前状态、当前输入相关 Moore型 Moore型：仅当前状态相关
pr_state
nx_state
•VHDL代码结构： VHDL代码结构： VHDL代码结构 时序逻辑部分：process内部 时序逻辑部分：process内部
•标准的设计 标准的设计
表现为位宽
•寄存器数目少：默认的编码方式下，log2n 寄存器数目少：默认的编码方式下， 寄存器数目少
4
FSM中组合逻辑部分的设计特点： 的设计特点 FSM中组合逻辑部分的设计特点：
input 组合逻辑电路 output
•并发代码、顺序代码皆可； 并发代码、顺序代码皆可； 并发代码 •顺序代码方式的设计模板 顺序代码方式的设计模板
8
所需寄存器个数： 上限[log 所需寄存器个数 上限[log210]=4
简单的FSM#1 例8.2 简单的FSM#1 功能描述：
d=1 a b FSM c d=1 clk rst rst x d=0 stateA (x=a) state代码实现：
关于有限状态机(FSM)编码的技巧和注意事项
贴1 状态机的编码a.状态机的编码。
Biary、gray-code编码使用最少的触发器，较多的组合逻辑。
而one-hot编码反之。
由于CPLD更多的提供组合逻辑资源，而FPGA更多的提供触发器资源，所以CPLD多使用gray-code，而FPGA多使用one-hot编码。
另一方面，对于小型设计使用gray-code和binary编码更有效，而大型状态机使用one-hot更高效。
b.在代码中添加综合器的综合约束属性或者在图形界面下设置综合约束属性可以比较方便的改变状态的编码。
如VHDL的示例：Synplicity:attribute syn_encoding : string;attribute syn_encoding of <signal_name> : type is "value ";-- The syn_encoding attribute has 4 values : sequential, onehot, gray and safe.Exemplar:-- Declare TYPE_ENCODING_style attribute-- Not needed if the exemplar_1164 package is usedtype encoding_style is (BINARY, ONEHOT, GRAY, RANDOM, AUTO);attribute TYPE_ENCODING_style : encoding_style;...attribute TYPE_ENCODING_style of <typename> : type is ONEHOT; Verilog示例：Synplicity:Reg[2:0] state; /* synthesis syn_encoding = "value" */;// The syn_encoding attribute has 4 values : sequential, onehot, gray and safe.Exemplar:Parameter /* exemplar enum <type_name> */ s0 = 0, s1 = 1, s2 = 2, s3 = 3, S4 = 4;Reg [2:0] /* exemplar enum <type_name> */ present_state, next_state贴2：状态机的编码风格a.关于FSM的编码方法。
EDA技术6-Verilog状态机
i
o
（c）状态输出型 图 1 有限状态机的分类
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说明部分：
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8.2 Moore型有限状态机的设计
8.2.1 ADC采样控制设计及多过程结构型状态机
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8.3 Mealy型有限状态机的设计
8.3.1 序列检测器之状态机设计
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程序8-5描述的是一个 Mealy型状态机，实现 的功能为：序列检测器。 检测的输入序列为 DIN1=11110，输出信号 由DIN2控制，并结合 当前状态得到相应的输 出信号Q，具体输出编 码见右表。
当前状态 st0 st1 st2 st3 st4
DIN2 1 0 1 0 1
Q 5’H10 5’H0A 5’H14 5’H17 5’H15
0
1 0 1 0
5’H13
5’H09 5’H1B 5’H1D 5’H0D
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Hale Waihona Puke 厦门理工学院通信系 刘虹 3
i
有限状态机的分类 状
组 合 逻 辑 态 寄 存 器
组 合 逻 辑
o
（1）Moore型状态机：输出仅是状态向量的函数， （a）Mealy 型 结构如图（b）所示。
(8)状态机全
input clk，rst_n, in;
output out;
reg out;
reg[1:0] current_state,next_state;//状态寄存器
parameter s0=2'b00,s1=2'b01,s2=2'b10,s3=2'b11;
//状态编码
clk rst_n
in
out
识别110序列
//当状态为S2时，如果输入为1, 状态变为S2， 否则状态为s3; 输出值与输入有关，如果输入为1， 则输出0，否则输出1。
s3:begin state<=(in==1)?s1:s0;out<=0;end
endcase
endmodule
不建议用此种方法
// pluse_check 3.v：
module pluse_check(clk,rst_n,in,out);
// pluse_check 1.v第一种方法：
module pluse_check (in,clk,rst_n,out);
input in,clk,rst_n;
output out;
reg out;
reg [1:0]state; //存储状态的寄存器
parameter s0=0,s1=1,s2=2,s3=3; //各个状态编码
endcase
0/0
endmodule
1/0
S0
0/0
S1
1/0
0/0 1/0
S3
0/1 S2 1/0
关于状态机的“思考”
1.起始状态: 2.状态图化简: 3.状态编码: 4.剩余状态与容错技术
1．起始状态
在设计状态机时，需要让状态机在复位过 后进入一个确定的起始状态，然后从该起始状态 开始工作。我们应该根据事务处理流程，合理安 排分配成不同的状态，便于进行状态跳转表的设 计及描述。
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assign x=data[10]; always #10 clk = ~clk;
always @(posedge clk) data<={data[9:0],data[10]};
initial begin clk=0; rst=0; #2 rst=1; #30 rst=0; data ='b1010_1001_00; #500 $stop; end
reg [2:1] state; reg [2:1] next_state; always @(posedge clk)
if (rst) state <= S0; else state< = next_state;
assign Z = (state == S2);
always @(state or X) case (state)
有限输入串的识别器
设计要求：有限输入串的识别器 一个输入端 (X) 和一个输出端 (Z) 如果上次复位之后输入没有观察到…100…序列，那么只要 在输入端检测到…010…的输入序列，输出端即为1
步骤1: 理解说明 最好写出一些输入样本和输出行为:
X: 0 0 1 0 1 0 1 0 0 1 0 … Z: 0 0 0 1 0 1 0 1 0 0 0 …
S4: if (X) next_state = S4 ; else next_state = S5;
S5: if (X) next_state = S2 ; else next_state = S6;
S6: next_state = S6; default: next_state = S0;
endcase endmodule
有限输入串的识别器
包括状态分配（或状态编码）的Verilog描述
module string1 (clk, X, rst, Z); input clk, X, rst; output Z;
parameter S0 = 3'b000, S1= 3'b001, S2 = 3'b010, S3 = 3'b011, S4 = 3'b100, S5 = 3'b101, S6 = 3'b110;
VIII - Working with Sequential
Logic
© Copyright 2004, Gaetano Borriello and Randy H. Katz
5
有限输入串的识别器（测试程序）
`timescale 1ns/1ns `include "./seq.v" module seqdet_Top;
步骤2: 画状态图
假设用摩尔机实现
先画出其必须识别的串010 和 100
只有一个输入，则每个状态应 该有两个分支
reset
0 S1 [0] 1
S0 [0]
1
S4 [0]
0
S2
S5
[0]
[0]
0
0
S3
S6
[1]
[0]
0 or 1
VIII - Working with Sequential
string1 m(clk,x,rst,z);
endmodule
VIII - Working with Sequential
Logic
© Copyright 2004, Gaetano Borriello and Randy H. Katz
S0: if (X) next_state = S4 ; else next_state = S1;
S1: if (X) next_state = S2; else next_state = S1;
S2: if (X) next_state = S4 ; else next_state = S3;
S3: if (X) next_state = S2 ; else next_state = S6;
S3 ...010 [1]
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S6 ...100 [0]
0 or 1
3
有限输入串的识别器
S2和S5仍然是不完整的条件
S2= …01; 如果下一个输入为
1,就不再是010序列的前缀而 成为终止序列的前缀(01)1(00) S4 就是代表这种情况
Logic
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2
有限输入串的识别器
离开状态S3条件: 已经识别到 …010序列
如果下一位输入为0，那么状态机已经接收到…100 (终 止)，到状态 S6，即终止循环状态
如果下一位输入为1，则状态机接收序列
X: 1 1 0 1 1 0 1 0 0 1 0 … Z: 0 0 0 0 0 0 0 1 0 0 0 …
VIII - Working with Sequential
Logic
© Copyright 2004, Gaetano Borriello and Randy H. Katz
1
有限输入串的识别器
reset
S0
[0]
0
1
S5 =…10;如果下一个输入为1, 0 则接收机的序列为101，可能 为序列010的前缀，S2就是代
S1
S4
1
[0] ...0 ...1 [0]
11
0
01
1 S5 [0]...10
0
寻找相同的意思
最小的状态使代表状态的位数 可以尽可能少
S3 ...010 [1]
S6 ...100 [0]
0 or 1
一旦所有状态有完整的条件转换， 意味着是一个最终状态图
VIII - Working with Sequential
Logic
© Copyright 2004, Gaetano Borriello and Randy H. Katz
4
为…0101 ， …01 (状态S2)
reset
S0
状态S1条件: S1表示在接收
[0]
0
1
到1之前的…0序列
0
S1
S4
1
只要输入为0就会在此循环
[0] ...0 ...1 [0]
1
0
状态S4条件: S4描述连1序列的状态
S2
S5
...01 [0]
[0]
只要输入为1就会在此循环
01
0
VIII - Working with Sequential Logic