阵列除法器
电路中的除法器设计
电路中的除法器设计在电路设计中，除法器是一种十分重要的组件。
它可以将输入的数字进行除法运算，将商和余数输出。
除法器在计算机和数字信号处理器等电子设备中被广泛使用，因此其设计和优化具有重要意义。
一、除法器的基本原理除法运算是一种复杂的运算，要实现除法器的设计，首先需要了解其基本原理。
除法器的基本原理是通过移位和减法实现的。
在将被除数和除数输入除法器后，除法器将被除数和除数进行比较，并开始迭代过程。
在每一次迭代中，被除数的位数向左移动，直到其高位与除数相等或超过除数。
然后，除法器进行减法操作，将除数减去被除数，结果作为商的一位。
此后，商持续左移，被减数保持不变，重复上述过程，直到所有的商位都得出。
二、除法器的设计策略在除法器的设计中，有几种常见的策略可以考虑。
1. 组合逻辑除法器：这种类型的除法器使用组合逻辑电路实现，通过减法器、比较器和移位器等组件的组合来实现除法运算。
组合逻辑除法器的优点是速度较快，但缺点是占用较多的电路资源。
2. 串行逻辑除法器：与组合逻辑除法器相反，串行逻辑除法器使用顺序逻辑电路实现。
它通过一个时钟信号，逐位地进行计算，因此典型的串行逻辑除法器速度较慢。
但串行逻辑除法器更节省电路资源，因此在一些资源有限的场景中得到了广泛应用。
3. 重复系列除法器：这种除法器通过多个并行的子除法器实现，并行计算多个位的商。
重复系列除法器具有较高的性能，但需要更多的电路资源和功耗。
三、除法器的优化方法为了提高除法器的性能和效率，可以采用一些优化方法。
1. 位级并行思路：通过将除法器分解为多位的子除法器，并行计算多个子除法器，可以大幅提高除法器的速度。
这种方法在重复系列除法器中得到了广泛应用。
2. 乘法相关技巧：利用乘法器计算除法运算，可以加速除法器的运算速度。
通过将除数进行逆运算，转化为乘法操作，可以利用乘法器的高速性能，提升除法器的效率。
3. 进制转换思想：将数字进行二进制到十进制的转换，然后进行简单的除法运算，可以减少运算的复杂程度，提高除法器的运算速度。
除数是127×2 n特殊除法器的研究与实现
随着计算 机通信技术 的发展 ， 对数 字信号 的处 理 有各 种运算 方法 ， 除法运 算是最 为 复杂 、 有 但 最 挖 掘 潜 力 的运 算 。 目前 的 除 法 器 大 都 采 用 加 减 交
替 法 与 恢 复 余 数 法 来 实 现 ，其 思 想 是 把 十 进 制 数 转 换 为 二 进 制 形 式 ， 加 法 器 实 现 除 法 运 算 ， 般 用 一
Ａｂ ｔ ａ ｔ：Ｔ ｅ ｒｎ ｉ ｌ ｆ ｔ ｅ ｄ ｖ ｄ ｒ ｉ ｔ ｄ ｅ ａ ｄ ｓ ｅ ｉ ｌ ｄ ｖｄ ｒ ｗ ｔ ｉｉｏ ｆ １ ７ｘ２ ｉ ｐ ｏ ｏ ｅ ．Ａｒ ｓｒ ｃ ｈ ｐ ｉ ｃｐ ｅ ｏ ｈ ｉｉ ｅ ｓ ｕ ｉ ｄ ｎ ａ ｐ ｃ ａ ｉｉ ｅ ｉ ｄ ｖ ｓ ｒ ｏ ２ ” ｓ ｒ ｐ ｓ ｄ ｓ ｈ — ｒ ｎ ｅ ｎ ｓ ｍａｎ ｙ ｕ ｅ ｎ ｉ ｆｒ ｔ ｎ ｅ ｃ ｙ ｔ ｎ ｃ ｙ ｔ ｇａ ｈ ｒ ｃ ｓ ｉｇ ｏ ｅ ａｉ ｎ ．Ｔ ｅ ｓ ｅ ｉ ｌｄ ｖ ｄ ｒ ｈ ｓ ｓ ａ ｇ ｍｅ ｔ ｉ ｉ ｌ ｓ ｄ ｉ ｎ ｏ ｍａｉ ｎ ｒ ｐ ｉ ｒ ｐ ｏ ｒｐ ｙ ｐ ｏ ｅ ｓｎ ｐ ｒ ｔ ｓ ｈ ｐ ｃ ａ ｉｉ ｅ ａ ｉ ｏ ｏ ｏ ｍ— ｐ ｅ ｓｒ ｃ ｕ ｅ ｅ ｏ ｏ ｅ ｔ ｎ ａ ｔ ｏ ｅ ａ ｉｎ ｌ ｓ ｅ ｄ．Ｔ ｅ ｅ ｐ ｒ ｎ ａ ｅ ｕ ｔ ｓ ｏ ｈ ｔ ｔ ｅ ｓ ｅ ｄ ｏ ｐ ｃ ａ ｉ ｔ ｔ ｒ ，ａ ｆ ｗ ｃ ｍｐ ｎ ｎ ｓ ａ ｄ ｆ ｓ ｐ ｒ ｔ ａ ｐ ｅ ｕ ｏ ｈ ｘ ｅｉ ｍｅ ｔｌ ｒ ｓ ｌ ｈ ｗ ｔ ａ ｈ ｐ ｅ ｆ ｓ ｅ ｉ ｌ ｓ ｄ ｖｄ ｒ ｉ ｆｓｅ ｈ ｎ ｔ ａ ｆｅ ｉｔ ｇ ｃ ｍｍｏ ｉ ｉ ｅ ｓ ｉｉ ｅ ｓ ａ ｔｒ ｔ ａ ｈ ｔ ｏ ｘ ｓｉ ｏ ｎ ｎ ｄ ｖｄ ｒ ． Ｋｅ ｒ ｓ ｙｗｏ ｄ ：ｄ ｖ ｄ ｒ ｄｖ ｓ ｎｏ ｅ ａ ｉｎ ｄ ｇｔ ｌ ｉｎ ｌ ｒ ｃ ｓ ｉ ｇ ｃ ｍｐ ｎ ｎ ｉｉ ｅ ； ｉｉｉ ｐ ｒｔ ； ｉｉ ｇ ａ ｏ ｅ ｓｎ ； ｏ ｏ ｅ ｔ ｏ ｏ ａｓ ｐ
6位有符号补码阵列乘法器
6位有符号补码阵列乘法器1. 介绍在计算机中，我们经常需要进行数字的乘法运算。
而对于有符号的整数，我们需要使用补码来表示。
本文将介绍一种用于进行6位有符号补码乘法运算的阵列乘法器。
2. 有符号补码表示首先，我们需要了解有符号补码的表示方法。
在6位有符号补码中，最高位为符号位，0代表正数，1代表负数。
其余5位用于表示数字的大小。
例如，+3可以用补码表示为0011，而-3可以用补码表示为1101。
3. 阵列乘法器结构阵列乘法器是一种常见且高效的硬件电路结构，用于实现数字乘法运算。
它由多个部件组成，包括乘法单元、加法单元和寄存器等。
在本文中，我们要设计一个6位有符号补码阵列乘法器。
它由以下几个部分组成：3.1 输入端口阵列乘法器需要接收两个输入操作数A和B。
每个操作数都是一个6位的二进制数，并且使用有符号补码表示。
3.2 控制单元控制单元用于控制乘法器的操作。
它根据输入操作数的符号位和乘法器的状态来确定乘法器的运算方式。
3.3 乘法单元乘法单元用于执行两个操作数的相乘操作。
对于6位有符号补码，我们可以使用标准的乘法算法，将两个6位数分别扩展到12位，并进行逐位相乘。
3.4 加法单元加法单元用于将乘法结果相加。
对于6位有符号补码，我们需要考虑进位和溢出情况。
3.5 结果寄存器结果寄存器用于存储最终的计算结果。
它是一个6位的寄存器，可以将计算结果保存在其中。
4. 工作原理下面我们将详细介绍6位有符号补码阵列乘法器的工作原理：1.首先，控制单元根据输入操作数A和B的符号位来确定运算方式。
2.如果A和B都为正数或者都为负数，则直接进行普通乘法运算。
3.如果A为正数而B为负数，则需要将B转换为正数，并在最后计算结果时取反。
4.如果A为负数而B为正数，则需要将A转换为正数，并在最后计算结果时取反。
5.控制单元将A和B送入乘法单元，进行逐位相乘操作。
6.乘法单元的输出经过加法单元，进行相加操作。
7.加法单元的输出经过结果寄存器，存储最终的计算结果。
阵列乘法器
这种乘法器要实现n位 ×n位时,需要n(n－1)个 全加器和n2个“与”门。 该乘法器的总的乘法时 间可以估算如下： 令Ta为“与门”的 传输延迟时间,Tf为全加 器(FA)的进位传输延迟 时间,假定用2级“与非” 逻辑来实现FA的进位链 功能,那么我们就有： Ta ＝ Tf ＝ 2T 从演示中可知，最坏 情况下延迟途径,即是沿 着矩阵最右边的对角线 和最下面的一行。因而 得n位×n位不带符
例17:设ｘ＝＋15,ｙ＝－13,用带求补器的原码阵列乘法器求出 乘积ｘ· ＝？ ｙ
[解:]
设最高位为符号位,则输入数据为[ｘ]原 ＝01111 [ｙ]原 ＝ 11101
符号位单独考虑,算前求补级后 |ｘ|＝1111,|ｙ|＝1101 算后经求补级输出并加上乘积 符号位1,则原码乘积值为 111000011。 换算成二进制数真值是 ｘ· ＝( －11000011)2=(-195)10 ｙ 十进制数验证：ｘ×ｙ ＝ 15× (－13) ＝ －195相等。
号的阵列乘法器总的乘法时间为： tm＝Ta+ (n－2)6T＋5T+(n－1)]×Tf ＝2T＋6nT-12T+5T+(n－1)×2T ＝(4n－2)×2T (2.27) 2.带符号的阵列乘法器
(1) 对2求补器电路 我们先来看看算术运算部件设计中经常用到的求补电路。一个具 有使能控制的二进制对2求补器电路图演示，其逻辑表达式如下： C－1＝0, Ci＝ai＋Ci－1 ai*＝ai⊕ECi－1, 0≤i≤n 在对2求补时,要采用按位扫描技术来执行所需要的求补操作。令 A＝an…a1a0是给定的(n＋1)为带符号的数,要求确定它的补码形式 。进行求补的方法就是从数的最右端a0开始,,由右向左,直到找出第 一个“1”,例如ai＝1, 0≤i≤n。这样,ai以左的每一个输入位都求反, 即1变0,0变1。最右端的起始链式输入C－1必须永远置成“0”。当控 制信号线E为“1”时,启动对2求补的操作。当控制信号线E为“0”时 ,输出将和输入相等。显然,我们可以利用符号位来作为控制信号。
模拟除法器电路原理
模拟除法器电路原理一、引言除法运算是数字电路中常用的一种运算方式，而除法器电路则是实现除法运算的重要组成部分。
本文将介绍模拟除法器电路的原理和工作过程。
二、模拟除法器电路的基本原理模拟除法器电路是一种能够对两个输入数进行除法运算的电路，它能够将除数和被除数作为输入，输出商和余数。
模拟除法器电路的设计和实现需要考虑除法运算的特性和数电电路的基本原理。
三、模拟除法器电路的设计要点1. 除法器电路的输入包括除数和被除数，输出包括商和余数。
除数和被除数的位数决定了除法器电路的复杂度和精度。
2. 除法器电路通常采用串行除法算法或并行除法算法来实现除法运算。
串行除法算法需要多个时钟周期完成一次运算，而并行除法算法能够在一个时钟周期内完成运算。
3. 除法器电路中需要包含除法运算所需的基本运算单元，如加法器、减法器、比较器等。
这些基本运算单元能够完成除法算法中的各个步骤。
4. 除法器电路中需要考虑特殊情况的处理，如除数为0、被除数为0等，这些情况需要特殊的处理逻辑来确保电路的正确运行。
四、模拟除法器电路的工作过程1. 输入除数和被除数，将它们送入除法器电路。
2. 电路根据选择的算法和电路设计，进行除法运算。
3. 电路输出商和余数，可以通过显示屏、LED灯等方式显示。
五、模拟除法器电路的应用模拟除法器电路广泛应用于各种需要进行除法运算的场合，如数值计算、信号处理、通信系统等。
除法器电路能够高效地对输入数据进行除法运算，为各种应用提供了便利。
六、模拟除法器电路的优缺点1. 优点：模拟除法器电路能够高效地进行除法运算，能够满足各种应用的需求。
2. 缺点：模拟除法器电路的设计和实现比较复杂，需要考虑各种特殊情况的处理，电路的规模较大。
七、总结模拟除法器电路是一种能够对两个输入数进行除法运算的电路，它能够将除数和被除数作为输入，输出商和余数。
模拟除法器电路的设计和实现需要考虑除法运算的特性和数电电路的基本原理。
模拟除法器电路在各种应用中起到了重要的作用，能够高效地进行除法运算。
除法器的工作原理
除法器的工作原理
除法器是一种电子电路或计算机硬件模块，用于实现数值的除法运算。
其基本工作原理是通过不断迭代的过程，将被除数逐步减去除数，并记录需要的迭代次数来获得商及余数。
具体来说，除法器通常利用移位及减法等算法来实现除法运算。
以下是一种常见的除法器工作原理示例：
1. 首先，将被除数输入除法器，并与除数进行比较。
如果被除数小于除数，则商为0，余数为被除数本身。
2. 如果被除数大于除数，则进入迭代过程。
首先，将除数左移一位（相当于除以2），然后减去被除数的值。
如果减法结果
大于等于0，则将商的对应位置标记为1，表示商在该位上有值；否则，商的对应位置为0，并将减法结果作为新的被除数。
3. 迭代过程会一直进行，直到除数左移至最高位或者被除数为0为止。
最终，商的各个位对应的值就是最终的商，而最后的
被除数值就是余数。
除法器可以采用不同的设计方法和算法，以满足不同的需求和性能要求。
其中，一些高性能除法器还会使用查表法、预计算和流水线等技术来加速除法运算。
总之，除法器通过迭代的方式，不断将被除数减去除数，并记录迭代次数，来实现数值的除法运算。
它是计算机中重要的基
本模块之一，可以广泛应用于数字信号处理、图像处理、网络通信等各个领域中。
阵列乘法器
和最下面的一行。因而
得n位×n位不带符
号的阵列乘法器总的乘法时间为：
tm＝Ta+ (n－2)6T＋5T+(n－1)]×Tf ＝2T＋6nT-12T+5T+(n－1)×2T
＝(4n－2)×2T
(2.27)
2.带符号的阵列乘法器
(1) 对2求补器电路
我们先来看看算术运算部件设计中经常用到的求补电路。一个具
的补码阵列乘法所需要增加的硬件较多。为了完成所必需的求 补与乘法操作,时间大约比原码阵列乘法增加1倍。
例17:设ｘ＝＋15,ｙ＝－13,用带求补器的原码阵列乘法器求出 乘积ｘ·ｙ＝？
[解:] 设最高位为符号位,则输入数据为[ｘ]原 ＝01111 [ｙ]原 ＝ 11101
符号位单独考虑,算前求补级后 |ｘ|＝1111,|ｙ|＝1101
A＝am－1…a1a0 B＝bn－1…b1b0 它们的数值分别为a和b,即
m－1
a ∑ ＝ i＝a0 i2i
n－1
b ∑ ＝ j＝b0j2j
在二进制乘法中,被乘数A与乘数B相乘,产生m＋n位乘积P： P＝pm＋n－1…p1p0 乘积P 的数值为
实现这个乘法过程所需要的操作和人们的习惯方法非常类 似:(如下页图所示）：
有使能控制的二进制对2求补器电路图演示，其逻辑表达式如下：
C－1＝0, Ci＝ai＋Ci－1
ai*＝ai⊕ECi－1,
0≤i≤n
在对2求补时,要采用按位扫描技术来执行所需要的求补操作。令
A＝an…a1a0是给定的(n＋1)为带符号的数,要求确定它的补码形式 。进行求补的方法就是从数的最右端a0开始,,由右向左,直到找出第 一个“1”,例如ai＝1, 0≤i≤n。这样,ai以左的每一个输入位都求反, 即1变0,0变1。最右端的起始链式输入C－1必须永远置成“0”。当控 制信号线E为“1”时,启动对2求补的操作。当控制信号线E为“0”时
阵列乘法器的基本原理
阵列乘法器的基本原理
阵列乘法器是一种高效的数字电路，用于实现大规模的乘法运算。
它的基本原理是将乘法运算分解为多个小的乘法运算，然后通过并行计算的方式来加速整个乘法过程。
阵列乘法器通常由多个乘法器和加法器组成，其中乘法器用于计算两个数的乘积，加法器用于将多个乘积相加得到最终结果。
这些乘法器和加法器被排列成一个二维的矩阵，每个乘法器都与相邻的乘法器和加法器相连。
在阵列乘法器中，输入的两个数被分解为多个小的位数，然后每个位数都被送到相应的乘法器中进行计算。
例如，如果输入的两个数是8位二进制数，那么它们将被分解为8个小的位数，每个位数都由一个乘法器和一个加法器计算。
这些乘法器和加法器被排列成一个8×8的矩阵，每个乘法器都与相邻的乘法器和加法器相连。
在阵列乘法器中，每个乘法器都可以同时计算多个位数的乘积，因此整个乘法过程可以并行计算。
这使得阵列乘法器比传统的乘法器更快，特别是在处理大规模的乘法运算时。
阵列乘法器还可以通过一些优化技术来进一步提高性能。
例如，可以使用更快的乘法器和加法器，或者使用更高效的算法来分解输入的数。
此外，还可以使用流水线技术来进一步提高计算速度。
阵列乘法器是一种高效的数字电路，用于实现大规模的乘法运算。
它的基本原理是将乘法运算分解为多个小的乘法运算，然后通过并行计算的方式来加速整个乘法过程。
在实际应用中，阵列乘法器可以通过一些优化技术来进一步提高性能，从而满足不同的应用需求。
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沈阳航空工业学院课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：阵列除法器的设计院（系）：计算机学院专业：计算机科学与技术班级：7401101学号：*****************指导教师：***完成日期：2010年1月15日沈阳航空工业学院课程设计报告目录第1章总体设计方案 (1)1.1设计原理 (1)1.2设计思路 (2)1.3设计环境 (3)第2章详细设计方案 (6)2.1顶层方案图的设计与实现 (6)2.1.1创建顶层图形设计文件 (6)2.1.2器件的选择与引脚锁定 (7)2.1.3编译、综合、适配 (8)2.2功能模块的设计与实现 (8)2.3仿真调试 (10)第3章编程下载与硬件测试 (12)3.1编程下载 (12)3.2硬件测试及结果分析 (12)参考文献 (14)附录（电路原理图） (15)第1章总体设计方案1.1 设计原理阵列除法器的功能是利用一个可控加法／减法(CAS)单元所组成的流水阵列来实现的。
它有四个输出端和四个输入端。
当输入线P＝0时，CAS作加法运算；当P＝1时，CAS作减法运算。
可控加法／减法(CAS)单元的逻辑电路图如图1.1所示。
图1.1可控加法／减法(CAS)单元的逻辑图CAS单元的输入与输出关系可用如下一组逻辑方程来表示：S i＝A i ⊕(B i ⊕P) ⨁CC i＋1＝(A i＋C i) ∙(B i ⊕P)＋A i C i当P＝0时，就得到我们熟悉的一位全加器(FA)的公式：S i＝A i ⊕B i ⊕C iC i＋1＝A i B i＋B i C i＋A i C i当P＝1时，则得求差公式：S i＝A i ⨁B i '⨁C iC i＋1＝A i B i '＋B i 'C i＋A i C i其中B i '＝B i⨁1。
在减法情况下,输入C i称为借位输入,而C i＋1称为借位输出。
不恢复余数的除法也称加减交替法。
在不恢复余数的除法阵列中，每一行所执行的操作究竟是加法还是减法，取决于前一行输出的符号与被除数的符号是否一致。
当出现不够减时，部分余数相对于被除数来说要改变符号。
这时应该产生一个商位“0”，除数首先沿对角线右移，然后加到下一行的部分余数上。
当部分余数不改变它的符号时，即产生商位“1”，下一行的操作应该是减法。
本实验就采用加减交替的方法设计阵列除法器。
图1.2所示的就是4位除4位不恢复余数阵列除法器的逻辑原理图。
图1.2 4位除4位阵列除法器1.2设计思路不恢复余数阵列除法器是用一个可控加法/减法(CAS)单元所组成的流水阵列来实现的。
由图1.2可知，被除数x=0.x6x5x4x3x2x1，它是由顶部一行和最右边的对角线上的垂直输入线来提供的。
除数y=0.y3y2y1，它沿对角线方向进入这个阵列。
这是因为，在除法中将所需要的部分余数保持固定，而将除数沿对角线右移。
商q=0.q3q2q1，它在阵列的左边产生。
余数r=0.00r6r5r4r3，它在阵列的最下一行产生。
最上面一行所执行的初始操作一定是减法。
因此最上面一行的控制性P固定置成“1”。
减法是用2的补码运算来实现的，这时右端各CAS单元上的反馈线用作初始的进位输入，即最低位加“1”。
每一行最左边的单元的进位输出决定着商的数值。
将当前的商反馈到下一行，我们就能确定下一行的操作。
由于进位输出信号指示出当前的部分余数的符号，因此，它将决定下一行的操作将进行加法还是减法。
对不恢复余数阵列除法器来说，在进行运算时，沿着每一行都有进位(或借位)传播，同时所有行在它们的进位链上都是串行连接。
阵列除法器的设计采用原理图设计输入方式，经编译、调试后形成*.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。
1.3 设计环境（1）硬件环境•伟福COP2000型计算机组成原理实验仪COP2000计算机组成原理实验系统由实验平台、开关电源、软件三大部分组成实验平台上有寄存器组R0-R3、运算单元、累加器A、暂存器B、直通/左移/右移单元、地址寄存器、程序计数器、堆栈、中断源、输入/输出单元、存储器单元、微地址寄存器、指令寄存器、微程序控制器、组合逻辑控制器、扩展座、总线插孔区、微动开关/指示灯、逻辑笔、脉冲源、20个按键、字符式LCD、RS232口。
COP2000计算机组成原理实验系统各单元部件都以计算机结构模型布局，清晰明了，系统在实验时即使不借助PC 机，也可实时监控数据流状态及正确与否, 实验系统的软硬件对用户的实验设计具有完全的开放特性，系统提供了微程序控制器和组合逻辑控制器两种控制器方式，系统还支持手动方式、联机方式、模拟方式三种工作方式，系统具备完善的寻址方式、指令系统和强大的模拟调试功能。
·XCV200实验板在COP2000实验仪中的FPGA实验板主要用于设计性实验和课程设计实验，它的核心器件是20 万门XCV200 的FPGA 芯片。
用FPGA实验板可设计8 位16位和32 位模型机。
XCV200相应管脚已经连接好配合FPGA实验板的PC调试软件可方便地进行各种实验。
U3 IDT71V016SA 是64Kx16位存储器能保存大容量的程序。
C0-C5D0-D5是12 个7段数码管用于显示模型机内部的寄存器总线数值，在设计时可将需要观察的内部寄存器总线等值接到这些7 段管上直观地观察模型机运行时内部状态变化。
A0-A7、B0-B7是16 个LED发光二极管用于显示模型机内部的状态例如进位标志零标志中断申请标志等等。
K0(0-7)-K4(0-7)是四十个开关用于输入外部信号，例如在做单步实验时这些开关可用来输入地址总线值数据总线值控制信号等。
T6B595 是7 段数码管的驱动芯片，74HC1649是串转并芯片，用于接16 个LED。
（2）EDA环境•Xilinx foundation f3.1设计软件Xilinx foundation f3.1是Xilinx公司的可编程期间开发工具，该平台(如图1.3所示)功能强大，主要用于百万逻辑门设计。
该系统由设计入口工具、设计实现工具、设计验证工具三大部分组成。
图 1.3 Xilinx foundation f3.1设计平台设计入口工具包括原理图编辑器、有限状态机编辑器、硬件描述语言（HDL）编辑器、LogiBLOX模块生成器、Xilinx内核生成器等软件。
其功能是：接收各种图形或文字的设计输入，并最终生成网络表文件。
设计实现工具包括流程引擎、限制编辑器、基片规划器、FPGA编辑器、FPGA写入器等软件。
设计实现工具用于将网络表转化为配置比特流，并下载到器件。
设计验证工具包括功能和时序仿真器、静态时序分析器等，可用来对设计中的逻辑关系及输出结果进行检验，并详尽分析各个时序限制的满足情况。
•COP2000仿真软件COP2000 集成开发环境是为COP2000 实验仪与PC 机相连进行高层次实验的配套软件，它通过实验仪的串行接口和PC 机的串行接口相连，提供汇编、反汇编、编辑、修改指令、文件传送、调试FPGA 实验等功能，该软件在Windows 下运行。
OP2000 集成开发环境界面如图1.4所示。
图 1.4 COP2000计算机组成原理集成调试软件第2章详细设计方案2.1 顶层方案图的设计与实现顶层方案图实现阵列除法器的逻辑功能，采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。
在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。
2.1.1创建顶层图形设计文件顶层设计采用了原理图设计输入方式，图形文件主要由可控加法／减法(CAS)单元构成，是由16个CAS模块组装而成的一个完整的设计实体。
可利用Xilinx foundation f3.1 ECS模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。
图2.1 阵列除法器顶层文件结构图图 2.1所示的阵列除法器的顶层文件结构是由一个阵列除法器通过Xilinx foundation f3.1封装后构成,其中X7.X6X5X4X3X2X1 为被除数，Y4.Y3Y2Y1为除数，P为加减控制端（1为减法，0为加法），Q4.Q3Q2Q1为商，0.00R6R5R4R3位余数。
其电路原理如图2.2所示。
图2.2 阵列除法器电路原理图2.1.2器件的选择与引脚锁定（1）器件的选择由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，故采用的目标芯片为Xilinx XCV200可编程逻辑芯片。
（2）引脚锁定把顶层图形文件中的输入/输出信号安排到Xilinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xilinx XCV200芯片引脚对应关系如表2.1所示。
表2.1 信号和芯片引脚对应关系图形文件中的输入/输出信号XCV200芯片引脚信号P P84Y4 P85Y3 P86Y2 P87Y1 P94X7 P95X6 P96X5 P97X4 P100X3 P101X2 P102X1 P103Q4 P108Q3 P109Q2 P124Q1 P125R6 P185R5 P203R4 P111R3 P1102.1.3编译、综合、适配利用Xilinx foundation f3.1的原理图编辑器对顶层图形文件进行编译，并最终生成网络表文件，利用设计实现工具经综合、优化、适配，生成可供时序仿真的文件和器件下载编程文件。
2.2 功能模块的设计与实现阵列除法器的底层设计包括16个可控加法／减法(CAS)模块，这个可控加法／减法(CAS)模块由2个或门、3个异或门和2个与门逻辑组合成电路实现。
可控加法／减法(CAS)模块逻辑图如图2.3所示。
图2.3 可控加法／减法(CAS)单元逻辑图为了在为能在图形编辑器（原理图设计输入方式）中调用可控加法／减法(CAS) 芯片，需要把它封装，可利用Xilinx foundation f3.1编译器中的如下步骤实现：Tools=>Symbol Wizard=>下一步。
PI、BI、AI、CI 为4个输入信号，BO、PO、CO、SO为4个输出信号。
其元件图形符号如图2.4所示。
图2.4 控制器元件图形符号图对创建的控制器模块进行功能仿真，验证其功能的正确性，可用Xilinx Foundation f3.1编译器CAS模块实现。
按照表2.2的输入信号进行仿真，仿真结果如图2.5所示。
表2.2 仿真数据理论结果输入信号输出信号AI BI PI CI CO PO SO BO1 1 1 1 1 1 0 10 0 0 1 0 0 1 01 0 0 1 1 0 0 01 0 0 0 0 0 1 0图2.5 CAS功能仿真波形结果将仿真结果与由仿真表2.2中的输出信号的理论之相比较，发现仿真结果正确，所以可控加法／减法(CAS) 模块设计正确。