数电答案第五章

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数电第五章习题答案精编版

5.4 对于图P5.4电路，试导出其特征方程并说明对A、B的取值有无约束条件。

Q图P5.11P5.125.12 画出图P5.12电路中Q 1、Q 2 的波形。

解：特征方程为：，Q 端波形如图P5.12所示。

=[D]·CP 1,Q 1n+1Q 2n+1= Q 1n[]·CP 2图P5.14 图P5.155.15 画出图P5.15电路中Q 端的波形。

解：Q 端波形如图P5.15所示。

5.16 试作出图P5.16电路中Q A 、Q B 的波形。

解：特征方程为：，，Q 端波形如图P5.16所示。

图P5.16 图P5.17Q A n+1= Q B n[]·A Q B n+1= Q A n []·BA R DB Q A Q BR D CP CP ⊕Q 2Q 1Q 25.17 试作出图P5.17电路中Q 1、Q 2 的波形。

解：特征方程为：，，Q 端波形如图P5.17所示。

5.18 试作出图P5.18电路中Q 1和Q 2的波形（设Q 1和Q 2的初态均为“0”），并说明Q 1和 Q 2对于CP 2各为多少分频。

解：特征方程为：，，Q 端波形如图P5.18所示。

Q 1和Q 2对于CP 2都是4分频，即图P5.18 图P5.195.19 已知电路如图P5.19，试作出Q 端的波形。

设Q 的初态为“0”。

解：特征方程为：，Q 端波形如图P5.19所示。

5.20 已知输入u I 、输出u O 波形分别如图P5.20所示，试用两个D 触发器将该输入波形u I 转换成输出波形u O 。

解：输出u O 是对输入u I 的4分频，而采用1个DFF 可实现2分频，故实现电路如图P5.20所示。

图P5.205.21 试分别用公式法和列表图解法将主从SR 触发器转换成JK 触发器。

解1：Q 1n+1= Q 1n []·(CP ⊕Q 2)Q 2n+1= Q 2n []·Q 1?)?,(2221==CP Q CP Q f f f f Q 1n+1= Q 1n []·CP 1Q 2n+1= ·Q 2n []·CP 2Q 1n CP 2CP 1Q 1Q 241,412221==CP Q CP Q f f f f Q n+1= [ A ]·CP CP A Qu Iu OQ n+1=S+RQ n SR =0Q n+1=JQ n +KQn令新老触发器的次态方程相等，则有S=JQ n ，R=K但不满足约束条件SR =0。

数电第五版(阎石)第五章课后习题及答案pptx

03
习题三答案ຫໍສະໝຸດ 习题三第1题答案1.1 逻辑函数的表示方法 1.1答案：逻辑函数有多种表示方法，如真值表、逻辑表达式、波形图和卡
诺图等。
1.2 逻辑函数的化简方法
1.2答案：逻辑函数的化简方法包括代数法、公式法和卡诺图法等。
1.3 逻辑函数的运算规则
1.3答案：逻辑函数的运算规则包括与、或、非等基本运算，以及与或、与非、或非等复合运算。
习题一第3题答案
总结词
卡诺图化简
答案
通过卡诺图化简，我们得到最简的逻辑表达式为(F = A'B + A'C + BC)。
02
习题二答案
习题二第1题答案
总结词
逻辑函数的表示方法
详细描述
逻辑函数的表示方法有真值表、逻辑表达式、逻辑图和波形图等。这些表示方法各有特点，可以根据具体需求选择使用。真值表可以清晰地表示输入和输出之间的逻辑关系；逻辑表达式简化了函数表示，便于分析和计算；逻辑图能够直观地展示逻辑函数的结构
习题三第2题答案
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2.1 逻辑函数的化简步骤
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2.1答案：逻辑函数的化简步骤包括合并项、消去项和简化表达式等。
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2.2 逻辑函数的化简技巧
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2.2答案：逻辑函数的化简技巧包括利用运算规则、消去项和合并项等。
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和功能；波形图则可以反映函数在时间序列上的动态变化。
习题二第2题答案
总结词
逻辑函数的化简方法
详细描述
逻辑函数的化简方法有多种，包括公式化简法、卡诺图化简法和布尔代数化简法等。公式化简法基于逻辑代数的基本公式和规则，通过简化表达式得到最简结果；卡诺图化简法利用卡诺图的性质，通过图形直观地找出最小项的组合，从而得到最简逻辑函数表达式；布尔代数化简法则通过代数运算简化逻辑函数。这些化简方法各有优缺点，应根据具体情况选择使用。

数电第五章习题答案 .doc

自我检查题5.1 时序电路和组合电路的根本区别是什么？同步时序电路与异步时序电路有何不同？解答：从功能上看，时序电路任何时刻的稳态输出不仅和该时刻的输入相关，而且还决定于该时刻电路的状态，从电路结构上讲，时序电路一定含有记忆和表示电路状态的存储器。

而组合电路任何时刻的稳态输出只决定于该时刻各个输入信号的取值，由常用门电路组成则是其电路结构的特点。

在同步时序电路中，各个触发器的时钟信号是相同的，都是输入CP 脉冲，异步时序电路则不同，其中有的触发器的时钟信号是输入cp 脉冲，有的则是其他触发器的输出，前者触发器的状态更新时同步的，后者触发器状态更新有先有后，是异步的。

5.2 画出图T5.2所示电路的状态和时序图，并简述其功能。

图T5.2解:（1）写方程式驱动方程 nQ K J 200==n Q K J 011==n n Q Q J 012=， n Q K 22=输出方程：nQ Y 2= （2）求状态方程nn n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 02020202000010+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01011010111111+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01222201222212=+=+=+（3）画状态图和时序图状态图如下图所示：101时序图如下图所示：CP Q 0Q 1Q 25.3 试用边沿JK 触发器和门电路设计一个按自然态序进行计数的七进制同步加法计数器。

解：（1）状态图如下图：（2）求状态方程、输出方程CQ Q Q n n n /101112+++的卡诺图如下图所示：输出方程为nn Q Q C 12=状态方程：n n n n n Q Q Q Q Q 120112+=+ n n n n n n Q Q Q Q Q Q 0120111+=+ n n n n n Q Q Q Q Q 120110+=+驱动方程：n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 0122120121220112)(++=++=+n n n n n n Q Q Q Q Q Q 1021011+=+n n n n n Q Q Q Q Q 0012101)(++=+与JK 触发器的特性方程比较，可以得到驱动方程 n n Q Q J 012= 、 n Q K 12=n Q J 01= 、n n Q Q K 021=n n n n Q Q Q Q J 12120=+= 10=K（4）无效状态转换情况 111/1000 能自启动（5）逻辑图如下图所示：5.4 画出用时钟脉冲上升沿触发的边沿D 触发器组成的4位二进制异步加法计数器和减法计数器的逻辑电路图。

西安电子科技大学数电答案第五章1

波形如图解 5-1 所示。
2. 按钮开关在转换的时候由于弹簧片的颤动使信号也出现抖动，因此实际使用时往往需要加上防抖动电路。RS 触发器是常用的电路之一，其连接如图 P5-2 所示。试说明其工作原理，并画出对应于图中输入波形的输出波形。
图 P5-2 解：设 Q 的初态为 0，开关打至（即接地）后松开，信号有抖动，由于 R 1 , S R 01 时，Q 置 1， S R 11 时 Q 保持置 1 状态，输出信号波形如图解 5-2 所示。可见该电路可
电路（a）当 A=1 时， Q1 输出（脉宽与 B 的周期相同）单脉冲。电路（b）当 A=0 时
Q3 输出（脉宽与 B 的周期相同）单脉冲。
6. 在图 P5-6 所示的电路中， FF1 为 JK 触发器， FF2 为 D 触发器，初始状态均为 0，试画出在 CP 的作用下 Q1 , Q 2 的波形。
Q1 至 Q8 的波形图如图解 5-4 所示。
5. 在图 P5-5 所示的触发器电路中，A 和 B 的波形已知，对应画出 Q 0 , Q1 , Q 2 和 Q3 的波形，设各触发器的初始状态为 0.
图 P5-5 解：图（a）：Q0
n 1
Q 0 ，触发器在 A 的上升沿翻转，因 RD 0 Q1 ，故 Q 0 0 时，Q0 0 。
9. 试设计一个单脉冲产生电路，该电路输入为时钟脉冲 CP，有一按钮开关（开关的结构可自选），人工每按一次按钮开关，该电路输出一个时钟脉冲。画出电路，说明其工作原理，注意要考虑人工按键时可能产生的抖动。解：电路如图解 5-9 所示，电路的状态转移真值表（状态表）如表解 5-9 所示，开关自然状态时接 R，此时 S=1， Q 保持 0，当开关按下（R=1,S=0）时， Q 输出 1，即使有抖动（RS=11） ,Q 仍可保持 1，开关松开（R=0,S=1）, Q 输出 0，即实现了人工每按一次按钮开关，该电路输出一个时钟脉冲。

数字集成电路分析与设计第五章答案

数字集成电路分析与设计第五章答案CHAPTER 5P5.1. For each problem, restate each Boolean equation into a form such that it can be translated into the p and n-complex of a CMOS gate.a. ()()Out ABC BD ABC BD A B C B D =+=+=+++b. ()()()Out AB AC BC AB AC BC A B A C B C =++=++=+++c. ()()Out A B CD A AB C D A A B CD A A B CD A =+++=++=+++=++AbVddVddAb BbAAbVddP5.2.AP5.3. First, convert the equation into its p and n-complex.()()()()()()()()()()()Out A B C BC AB AB C BC AB AB C BC AB AB C BC AB AB C BC AB AB C B C =⊕+=++=++=+=++=+++VddCbP5.4. The truth table is given below in terms of voltages. The function is F A B =The worse case V OH is V DD and the worse case V OL is 0V.P5.5. The first circuit is a NOR gate while the second is a NAND gate. The V OL and V OHcalculated are for the worst-case scenario. To find this, assume only one transistor turns on, this just reduces to a pseudo-NMOS/PMOS inverter, so the other transistors are not important.a. The V OL for the pseudo-NMOS (in 0.18µm) is:()()()2,1N N OXNSAT OX P GSP TPP SATOL W C L N DD TN GSP TP CP PDD TN SAT P N OX v C W V V I V k V V V V E L V V v W L C µ-==--+-=()2DD TP N N OX V V W C µ-()()()()()20.1DD TP CP P DD TN SAT P N DD TPDDN N DD TP CP P DD TN V V E L V V v W L V V V W V V E L V V µ-+--==-+-()()()()()()()()()()()()226440.18100.2100.210 1.80.50.14µm=1.40.11.8270 1.80.5240.2 1.80.5SAT P N DD TPN DD N DD TP CP P DD TN v W L V V W V V V E L V V µλ---=-+--==-+-Since the minimum width is 2λ, we make that the width. The V OH for the pseudo-PMOS (in 0.18µm) is:()()()()()()2221SDPSDP CP PN P V P OX P SGP TP SDP SAT OX N GSN TN V GSN TN CN N N SAT OX I sat I lin C W V V V v C W V V V V E L L v C µ=---= -++()2P OX N DD TN DD TN CN NC W V V V V E L µ-=-+()()()()(01DD OH DD OH CP PV V P DD TPDDOH V V P E L W V V VV L ------+()()()()()()20.1824620.184.8(70) 1.80.50.180.2(10)(810)1.80.51.80.5 1.21P P W L ----=-++4.2P W λ≈The pseudo-PMOS circuit will have bigger devices than the pseudo-NMOS.P5.6. The steps to solving this question are the same as the pseudo-NMOS question in Chapter4.a. For V OH , recognize that GS T V V >= for operation so the output can only be as high asDD T V V -. Since 0SB V ≠, body effect must be taken into account and the full equationis:()()()001.20.40.2OH DD T DDT V V V V Vγγ=-+=-+=-+ Iteration produces V OH =0.73V.b. For V OL , we must first recognize that the worst-case V OL occurs when only one of the pull-down transistors is on. Next we identify the regions of operation of the transistors. In this case, the pull-up transistor is always in saturation and the pull-down is most likely in the linear region since it will have a high input (high V GS ) and a low output (low V DS ). Then, we equate the two currents together and solve for V OL :()()()()2212222221111122460.61(1)(270)1.20.4(0.13)(10)(810)1.20.42(1.20.42)0.61DS DS CN OL OLV N OX GS T DS sat OX GS T V GS T CN E LV OL OL V OL I sat I lin W C V V V W v C V V V V E L L V V V µ-=---=-++--?--=--++ Using a programmable calculator or a spreadsheet program, V OL = 0.205V. The dc current with the output low is: ()()()()222222260.20520.2051(1)(270)(1.610)1.20.4(0.205)146.5DS DS CN V N OX GS T DS DS V ELW C V V V I L Aµµ---=+?--=+=The power with the output low is:(46.5)(1.2)55.8DS DD P I V A V W µµ===P5.7. See Example 5.2 which is based on the NAND gate. This question is the same except thatit addresses the NOR gate.With both inputs tied together, 88N P W W λλ==2χ=== ()()1.80.520.50.77V 112DD TP TNS V V V V χχIn the SPICE solution, the reason why the results vary for input A and B is due to body-effect.P5.8. The solution is shown below. Notice that there is no relevance with the lengths andwidths of the transistors when it comes to V OH , although they the do matter when calculating V OL .01.80.50.3 2.51Vout GG T GG out T V V V V V V γ=-=++=++=P5.9. For t PLH , we need to size the pull-up PMOS appropriately.()()()()15120.70.720.70.73010010845010PLH eqp LOAD p SQ LOAD PLHLt RC R C WL W R C k t λλ--====Ω?=?For V OL :()()()()()()()()()()()()()2246660.120.13 4.210810 1.610 1.20.4 1.08mA1.20.4240.1(270)(1.610)1.20.40.11138.577377232(3OLOL CN P sat OX GS T P GS T CP V N N OX OL TN OLN P V N N NW v C V V I sat V V E LW C V V V W I sat L L W W W stack L µλλλ-----===-+-+--?--==++===?=2)155(2)W stack λ=P5.10.The circuit is shown below:()()()()()()()()31512315120.720.70.7301075106350100.720.70.712.510751026.6275010PLH EQP LOAD P P EQPLOAD PLHPHL EQN LOAD NN EQNLOAD PHLLt RC R C W L W R C t Lt RC R C W L W R C t λλλλλ----====??=?====??=≈?Because the number of transistors in series is more than one, we must multiply the widths by the appropriate number. Here, all the NMOS transistors will have a width of 54λ. The PMOS transistors will have widths of 126λ and 190λ, respectively.P5.11. We estimate the dc power and dynamic switching power for this problem.a. The circuit’s dc power can be computed by computing the dc current when the output is low. This is given by I DS =550uA/um x 0.1um=55uA. Then P DC =66uW when the output is low.b. Its dynamic power can be calculated by simply using the equation 2dyn DD P CV f α=. Therefore, P dyn =(50fF)(V DD -V TN )(V DD )(100MHz)=4.4uW.P5.12. The pseudo-NMOS inverter has static current when the output is low. We can estimate itas:()()()()()()()()224660.110810 1.610 1.20.425.6A 1.20.4240.1P sat OX GS T P GS T CP W v C V V I sat V V E Lµ----===-+-+Then the average static power is P stat =(25.6uA)(1.2)/2 =15.4uW.The dynamic power is dyn DD swing avg P CV V f ==(50fF)(1.2)(1.1)f avg assuming that V OL is 0.1V.For the CMOS inverter, the static power is almost zero: P stat =I sub V DD . It is far less thanthe pseudo-NMOS case. The dynamic power dyn DD swing avg P CV V f ==(50fF)(1.2)2f avg is slightly larger than the pseudo-NMOS case.V VINCMOS InverterV V INPseudo-NMOSP5.13. Model development to compute αsc .P5.14. The energy delivered by the voltage source is:()()200202DDDDV C sourceDD DD L L DDC L DDV CDDcap C LC L C C LdvE i t V dt V C dt C V dv C V dt dv V E i t v dt C v dt C v dv C dt∞∞∞∞========As can be seen, only half the energy is stored in the capacitor. The other half was dissipated as heat through the resistor.P5.15. The average dynamic power does not depend on temperature if the frequency stays thesame. However, the short-circuit current will increase as temperature increases. In addition, the subthreshold current increases as temperature increases. So the overall power dissipation will be higher. P5.16. The circuit is shown below. The delay should incorporate both Q and Qb settling in400ps. All NMOS and PMOS devices are the same size in both NAND gates.()()()()()()()()15331220.70.70.70.720.71001030100.1212.5100.10.72400101µmN P P PHL PLH UP LOAD DOWN LOAD LOAD eqp eqn P N LOAD eqp eqn LOAD eqp eqn PL Lt t t R C R C C R R W W C R L R L WC R L R L W t --??=+=+=+ ?+=++==≈P5.17. The small glitch in J propagates through the flop even though it is small. This is due tothe fact that the JK-flop of Figure 5.20 has the 1’s catching problem. P5.18. The small glitch in J does not propagate through the flop since the edge-triggeredconfiguration does not have a 1’s catching problem.P5.19. The positive-edge triggered FF is as follows:QQDS(a) With CK=D=0 and S=R=1, the outputs are(b) Now CK=0。

万里学院数字电子技术第五章习题和参考答案

第五章习题1．题图5-1所示电路是用两片555组成的脉冲发生器，试画出Y 1和Y 2两处的输出波形，并标注要紧参数（参数只需估算）。

R 1C 133kR 233k 10题图5-12．题图5-2所示的555按时器组成的单稳态触发器及输入v I 的波形，求：（1）输出信号v O 的脉冲宽度T W ；（2）对应v I 画出v C 、v O 的波形，并标明波形幅度。

v I /V CC /3v Iv O题图5-23．由555按时器组成的多谐振荡器如图5-3所示，已知V DD =12V 、C =μF、R 1=15k Ω、R 2=22k Ω。

试求：（1）多谐振荡器的振荡周期；（2）画出的v C 和v O 波形。

v O /Vv C /V00tR Cv v OR题图5-34．由555按时器、3位二进制加计数器、理想运算放大器A 组成如题图5-4所示电路。

设计数器初始状态为000，且输出低电平V OL =0 V ，输出高电平V OH = V ，R d 为异步清零端，高电平有效。

（1）说明虚框（1）、（2）部份各组成什么功能电路？（2）虚框（3）组成几进制计器？（3）对应CP 画出v O 波形，并标出电压值。

题图5-45．用集成芯片555组成的施密特触发器电路及输入波形i v 如题图5-5所示，要求：（1）求出该施密特触发器的阈值电压V T ＋、V T －；（2）画出输出v o 的波形。

v I /V tv O /Vv v O题图5-56．用集成按时器555组成的电路及可产生的波形如题图5-6（a ）、（b ）所示，试回答：（1）该电路的名称；（2）指出（b ）图中v C 波形是1～8引脚中，哪个引脚上的电压波形；（3）求出矩形波的宽度t W 。

v Iv O 0.3v v（a ）（b ）题图5-67．题图5-7为简易门铃电路，设电路中元器件参数适合，R >>R 1，S 为门铃按钮，当按钮按一下放开后，门铃可响一段时刻。

《数电》教材习题答案第5章习题答案

思考题与习题5-1 在如图5-1所示的四位移位寄存器中，假定开始时Q3Q2Q1Q0为1101状态。

若串行输入序列101101与CP脉冲同步地加在D SR串行输入端时，请对应画出各触发器Q 3Q2Q1Q端的输出波形。

图T5-15-2 图T5-2电路中各触发器的初始状态均为0，请对应输入CP和IN的波形，画各触发器Q端的输出波形。

图T5-25-3 试用两片74LS194电路构成一个八位移位寄存器，并画出逻辑电路图。

5-4 请用上升沿触发的D触发器构成一个异步三位二进制加法计数器。

并对应CP画出Q1、Q2、Q3的波形。

图T5-45-5 请用JK 触发器构成一个脉冲反馈式异步六进制加法计数器，并画出对应于CP 脉冲的工作波形。

图T5-5用三位JK 触发器构成八进制计数器，然后在状态110时利用与非门反馈至清零端构成六进制计数器，图略。

5-6请分析如图T5-6所示的阻塞反馈式异步计数器电路的逻辑功能，指出该计数器为几进制，并画出计数状态转换图。

图T5-6解：（1）驱动方程：J I =3Q ,K 1=1; J 2=1,K 2=1;J 3=nQ n Q 21,K 3=1;代入得状态方程: （CP 脉冲下降沿时刻）（Q 1下降沿时刻）（CP 脉冲下降沿时刻）列出状态转换图（略）分析得出该计数器为5进制计数器，状态从000-100，其它的三个状态下一状态均为000，因此该电路是异步五进制计数器，具有自启动功能。

5-7 分析图T5-7同步计数器电路的逻辑功能。

图T5-7nn n n n Q K ,Q J Q K ,Q J Q K ,J 232312323111====== n Q n Q Q n 1311=+n Q Q n 221=+n Q n Q n Q Q n 31231=+nn n nn n nn n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 23232132123123113111=⋅+⋅=⋅+⋅=+=⋅+=+++n n n Q Q Q 123 111213+++n n n Q Q Q0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 1 0 1 0 1 1 1 1 0 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 1因为该计数器设计了清零端，因此可实现从000开始进入循环圈的2进制计数器的功能，但我们也发现，它也可以实现三进制。

数字电子技术黄瑞祥第五章习题答案

第五章习题答案5-1分析题5-1图所示电路，画出时序图和状态图，起始状态Q0Q1Q2Q3=0001。

解CP Q0 Q1Q2Q30 0 0 0 11 1 0 0 02 0 1 0 03 0 0 1 04 0 0 0 1 时序图：CPQ0Q1Q2Q35-2分析题5-2图所示电路，画出电路的状态图。

解CP Q0 Q1 Q20 0 0 01 1 0 02 0 1 03 0 0 14 0 0 05-3 JK触发器组成5-3图所示电路。

分析该电路为几进制计数器，并画出电路的状态图。

CP Q1 Q2Q30 0 0 01 1 0 02 0 1 03 1 1 04 0 0 15 0 0 0 该电路为五进制计数器5-4JK触发器促成如图5-4图所示的电路。

（1）分析该电路为几进制计数器，画出状态图。

（2）若令K3= 1，电路为几进制计数器，画出其状态图。

解：（1CP Q1 Q2Q30 1 2 3 4 5 6 7 0 0 01 0 00 1 01 1 00 0 11 0 1 0 1 1 0 0 0为7进制计数器CP Q1 Q2Q30 1 2 3 4 5 0 0 01 0 00 1 01 1 00 0 11 0 0为4进制计数器5-5 试画出题5-5图（a）所示电路中B,C端的波形。

输入端A,CP波形如题5-5图(b)所示，触发器的起始状态为零。

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19CPAQ0Q1BC5-6分析题5-6图所示电路，画出电路的状态图，说明电路能否自启动。

CP Q1 Q2Q3Z0 1 2 3 4 5 6 7 0 1 0 0 0 01 0 1 0 1 1 1 00 1 1 11 0 0 0 1 1 0 00 1 0 01 0 1 00 0 1 01 0 0 0该电路能够自启动5-7 分析题5-7图所示电路，画出电路的状态图，说明电路能否自启动。

CP Q4 Q3Q2Q11234 567111111111 0 0 0 00 0 0 11 0 0 11 1 0 11 1 1 00 1 1 11 0 1 11 1 0 10 0 1 00 0 0 10 0 1 11 0 0 10 1 0 00 0 1 10 1 0 11 0 1 10 1 1 00 0 1 11 0 0 00 1 0 11 0 1 00 1 0 11 1 0 00 1 1 11 1 1 1 1 1 1 0由状态图可见，电路图能够自启动5-8画出题5-8图所示电路的状态图和时序图，简要说明电路的基本功能。

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clk 周期，输出状态只可能
改变一次
《数字电子技术基础》第五版
2 . 主从 JK 触发器为解除约束即使出现 S R 1的情况下， Q * 也是确定的
J K CLK
Q S 主 R Q’ 从
Q Q’
《数字电子技术基础》第五版
J Q S 主 R Q’ 从 Q
K
CLK
Q’
(1 ) 若 J 1 , K 0 则 clk 1时， Q * 1, “主”保持 1 * Q 0，“主” 1
Q
*
X
X 0 0 1 1 0 0 1 1
X X 0 0 0 1 0 0 0 1 1 0 1 1 1 0 1 1
0
0 1 1 0 0 1 1
0 0
0 1 0 0 0 1 1 0 1 1 1 0 1 1
0
1 1 1 0 0 1* 1*
0 1 1 1 0 0 1 0
J K CLK
Q S 主 R Q’ 从
Q Q’
X
X 0 0 1 1 0
X X 0 0 0 1 0 0 0 1 1 0
0 1 1 1 0
1 . 主从 SR 触发器 ( 1 ) clk 1时，“主”按 S , R 翻转，“从”保持保持，
0
1
1 1
1 0
0
1*
1
1 1
1*
( 2 ) clk 下降沿到达时，“主” “从”根据“主”的状所以每个态翻转
①
表 Q * 不定
S D 和 Q D 的“ 1”信号同时消失后，
1
所以正常工作下，应遵
循 S D R D 0的约束条件。
《数字电子技术基础》第五版
二、动作特点在任何时刻，输入都能直接改变输出的状态。
例：
S D 和 R D 同时为 0
Q , Q 同为 1
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Q * 1，“主” 0 * Q 0，“主”保持 0

clk 后，“从” 1
( 2 ) 若 J 0 , K 1则 clk 1时， clk 后，“从” 0
( 3 ) 若 J K 0 则 clk 1时， Q* 1 * Q 0 “主”保持 clk 后，“从”保持
一、电路结构和工作原理
1、用两个电平触发D触发器组成的边沿触发器
《数字电子技术基础》第五版
利用CMOS传输门的边沿触发器
( 4 )列出真值表
CLK D Q Q*
X X X Q 0 1
TG 1 通， TG 2 断 Q D , Q 随着 D 而变化 (1 ) clk 0时， TG 3断， TG 4 通 Q 保持 , 反馈通路接通，自锁
二、脉冲触发方式的动作特点
1 . 分两步动作：第一步 clk 1时，“主”接收信号，第二步 clk 到达后，“从”按“主输出状态只能改变一次
2 . 主从 SR ，“主”为同步里输入信号对“主”都
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“从”保持 ”状态翻转
SR ， clk 1的全部时间起控制作用可能翻转一次
SD
RD
Q
Q*
0
0 1 1 0 0 1
0
0 0 0 1 1 1 1
0
1 0 1 0 1 0 1
0
1 1 1 0 0 0① 0①
定义： Q 1 , Q 0 为“ 1”状态 Q 0 , Q 1为“ 0 ”状态 R D 为置 0 输入端， S D 为置 1 输入端 2 . 根据工作原理得到真值
Q
Q*
0 0 0 1 0 0 0 1 1 1 1 1 0 1 0 1
0 1 1 1 0 0 1* 1*
《数字电子技术基础》第五版
3 .状态转换图
4 .符号
《数字电子技术基础》第五版
二、JK触发器 1.定义
J K Q Q*
2 .特性方程
3 .状态转换图
: Q * J Q K Q
0 0 0 0
5.3 电平触发的触发器
一、电路结构与工作原理
CLK
0 0 X X
S
X X
R Q
0 1
Q*
0 1
1
1 1 1 1 1 1 1
0
0 1 1 0 0 1 1
0
0 0 0 1 1 1 1
0
1 0 1 0 1 0 1
0
1 1 1 0 0 1* 1*
输入控制门只有触发信号
基本 RS 触发器 CLK 到达， S 和 R 才起作用。
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二、动作特点在CLK=1的全部时间里， S和R的变化都将引起输出状态的变化。
《数字电子技术基础》第五版
在 CLK 1期间， Q 和 Q 可能随 S 、 R 变化多次翻转
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D触发器
CLK
0 0 1 1 1 1 1 1 X X 0 0 1 1 0 0
假设门传输延时时间为
t pd
四、最高时钟频率
5.1 概述
一、用于记忆1位二进制信号 1. 有两个能自行保持的状态 2. 根据输入信号可以置成0或1 二、分类 1. 按触发方式（电平，脉冲，边沿） 2. 按逻辑功能（RS, JK, D, T）
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5.2 SR锁存器一、电路结构与工作原理《数字电子技术基础》第五版
1 .工作原理两个或非门接成反馈，引出输入端用来置 0， 1
0 0 1 1 1 1 0 0 1 0 1 1
0 1 0 0 0 1 1 0 1 1 0 1
4 .符号
1
1 1 0
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三、T触发器
1. 定义：凡在时钟信号作用下，具有如下功能的触发器
T Q Q*
2 .特性方程
: Q * T Q T Q
0 0
1 1
0 1
0 1
0 0
《数字电子技术基础》第五版
《数字电子技术基础》（第五版）教学课件
清华大学阎石王红
联系地址：清华大学自动化系邮政编码：100084 电子信箱：wang_hong@ 联系电话：(010)62792973
《数字电子技术基础》第五版
第五章
触发器
《数字电子技术基础》第五版
但主从 JK 在 clk 高电平期间，“主”只在 clk 1期间里输入发生变化时
，要找出 clk 前 Q 最后的状态，决定
Q *。
J K CLK
Q S 主 R Q’ 从
Q Q’
Q 0时，只允许 Q 1时，只允许 J 1的信号进入主触发器 K 1的信号进入主触发器
《数字电子技术基础》第五版
( 4 ) 若 J K 1则 clk 1时，若 Q * 1, 则“主”置 0 * 若 Q 0 , 则“主”置 1 clk 后，“从” ( Q )
*
(5) 列出真值表
CLK S R Q Q*
《数字电子技术基础》第五版
CLK J K Q Q*
Q
*
X
X
X X
S
X X 0 0 0 0 1 1
R
Q
0 1 0 1 0 1 0 1
Q*
0 1 0 1 1 1 0 0
1
1
1
1
1
1
0
1
1*
1*
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5.4 脉冲触发的触发器
一、电路结构与工作原理
提高可靠性，要求每个CLK 周期输出状态只能改变1次
《数字电子技术基础》第五版
CLK
S
R Q
Q*
Q
n
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一、SR触发器 1. 定义，凡在时钟信号作用下，具有如下功能的触发器称为 SR触发器
2 .特性方程 Q * S R Q S R Q S R Q S R Q S R S R Q S R SR 0
0 0 1 1 0 0 1 1
电路结构形式：具有不同的动作特点（转换状态的动态过程）（同步，主从，边沿）
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5.7 触发器的动态特性
一、输入信号宽度
二、传输延迟时间 t PLH , t PHL
假设门传输延时时间为
t pd
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一、建立时间 t SETUP 二、保持时间 t HOLD 三、传输延迟时间
X 0 X 1
TG 1断， TG 2 通 “主”保持此前的状态 ( 2 ) clk 后， TG 3 通， TG 4 断 Q Q , 反馈不通 TG 1 通， TG 2 断 Q D , 接收新的输入 ( 3 ) clk TG 3断， TG 4 通 Q 保持 , 反馈通路接通直到下个 clk 后，输出才能变化。
D
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( 5 ) 有异步置 1，置 0 端
二、动作特点 Q * 变化发生在 clk 的上升沿（或下降沿），、后的状态无关
Q * 仅取决于上升沿到达时
输入的状态，而与此前
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5.6 触发器的逻辑功能及其描述方法
5.6.1 触发器按逻辑功能的分类时钟控制的触发器中由于输入方式不同（单端，双端输入）、次态（ Q * ）随输入变化的规则不同
1 0
3 .状态转换图
4 . 符号
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四、D触发器
1. 定义：凡在时钟信号作用下，具有如下功能的触发器
D Q Q*
2 .特性方程
: Q* D