锁相环地相位噪声杂散抑制锁相时间
锁相环电路的设计及相位噪声分析
和响应速度之间折衷考虑，相位裕度越大，系统越稳定，但是响应速度变慢。
这里取相位裕度为６０度。
同样的，这两个环路参数是估计出来的，在实际电路中仍然需要多次考虑。
最后根据上面的两个环路参数，利用第二章第六节的公式２－２２到２－２４可以计算出低通滤波器的电阻和电容的值大约为：Ｒ２＝１２Ｋ，Ｃ２＝１３８ＰＦ，ＣＩ＝１ＩＰＦ。
根据以上估算的参数可以将锁相环系统的幅频和相频特性曲线画出，如图４．２所示。
图４－２ＰＬＬ的幅频与相频特性曲线４．３锁相环系统级模型４．３．１Ｍａｔｌａｂ构造数学模型Ｍａｕａｂ是ＭａｔｈＷｏｒｋｓ公司开发的具有强大科学运算功能的数学工具，其中的软件包－－Ｓｉｍｕｌｉｎｋ是专门用于数学建模的工具。
通过建立锁相环系统的线性模型，如图４—３所示，分别建立环路中每个模块的传输函数，然后设置输入输出点。
该线性模型不仅可以分析系统的冲击响应和阶跃响应，还可以分析零极点与波特图。
冲击响应和阶越响应的模拟结果如图４－４所示，此模型可以很方便的修改参数，仿真速度非常快，模拟结果也非常直观，对于理解二阶系统的特性非常有帮助。
ｔ№啦＊血瞻呻目删ｅ，ｒａ口ａａｐ蝌ｍ鼬ｒｔｒａｒｔｉｍ＇哥缸眦ｈ恤啪蚓ｏｆ恤ＶＣＯ图４－３Ｍａｔｌａｂ建立ＰＬＬ的线性模型图４—４ＰＬＬ的阶跃响应与冲击响应４．３．２ＶｅｒｉｌｏｇＡ构造行为级模型ＶｅｒｉｌｏｇＡ语言是Ｖｅｒｉｌｏｇ硬件描述语言的扩展，主要用来描述模拟系统的结构和行为，包括电子，机械，流体力学和热力学系统等㈣。
下面给出ＶｅｒｉｌｏｇＡ描述锁相环的行为级模型，并应用Ｍｉｃａ进行仿真。
首先，以电阻的行为级模型为例，简单的说明一下ＶｅｒｉｌｏｇＡ语言的特点和应用。
、ｉｎｃｌｕｄｅ“ｄｉｓｃｉｐｌｉｎｅｓ．”’’ｉｎｃｌｕｄｅ“ｃｏｎｓｔａｎｔｓ．ｈ，’ｍｏｄｕｌｅｒｅｓ（ａ，ｂ）；ｉｎｏｕｔａ，ｂ；ｅｌｅｃｔｒｉｃａｌａ，ｂ；ｐａｒａｍｅｔｅｒｒｅａｌＲ２１．Ｏ：ａｎａｌｏｇｂｅｇｉｎＩ（ａ，ｂ）＜＋Ｖ（ａ，ｂ）／Ｒ；／／Ａｌｔｅｍａｔｉｖｅ：Ｖ（ａ，ｂ）＜＋Ｉ（ａ，ｂ）４Ｒ；第五章锁相环电路设计及模拟第五章锁相环电路设计及模拟５．１整体设计本章主要是关于锁相环的晶体管级电路的设计，不但详细的分析了电路的结构，而且给出了模拟结构及相关的解释。
简述锁相环电路的关键指标
简述锁相环电路的关键指标锁相环（PLL）是一种电路系统，它以某个外部参考信号为基准，通过比较输出信号和输入信号的相位差，实现信号的同步和跟踪。
锁相环电路广泛应用于通信、计算机、控制系统等领域，其关键指标对于性能和稳定性具有重要意义。
锁相环电路的关键指标有以下几个方面：1. 频率稳定性：频率稳定性是指锁相环输出信号的频率与参考信号的频率之间的稳定性。
一般情况下，频率稳定性可以用频率偏差和频率漂移来描述。
频率偏差是指锁相环输出信号的实际频率与参考信号频率之间的偏离程度，频率漂移是指锁相环输出信号的频率随时间的变化趋势。
在实际应用中，频率稳定性通常是评价锁相环电路性能的重要指标，特别是在无线通信系统中，频率稳定性的好坏直接影响到系统的性能和覆盖范围。
2. 锁定时间：锁定时间是指锁相环从失锁状态到稳定锁定状态所需的时间。
在实际应用中，锁定时间也是锁相环性能的重要指标之一。
一般情况下，锁相环的锁定时间越短越好，因为锁定时间短意味着锁相环能够更快地跟踪和同步输入信号。
在快速变化的环境中，锁定时间短可以使锁相环更好地适应信号的变化，保持稳定的工作状态。
3. 相位噪声：相位噪声是指锁相环输出信号的相位随机扰动的程度。
通常情况下，相位噪声可以通过相位噪声密度来描述。
相位噪声对于一些高精度的应用来说是非常重要的，比如雷达、卫星导航等系统，因为相位噪声的存在会影响到系统的精度和测量精度。
4. 抑制比：抑制比是指锁相环输出信号与输入信号的比较结果的信噪比。
在实际应用中，抑制比是评价锁相环抑制噪声和干扰的重要指标之一。
抑制比越大，意味着锁相环对输入信号的跟踪能力和抗干扰能力越强。
除了以上几个关键指标之外，锁相环的带宽、稳定性、幅度恢复时间、输出电平等指标也是需要考虑的重要因素。
带宽是指锁相环对输入信号的跟踪范围，通常用于描述锁相环的跟踪速度和跟踪能力。
在很多应用中，锁相环的带宽需要根据具体的要求来调整，以满足不同的跟踪和同步要求。
锁相环(PLL)原理及其应用中的七大常见问题
当 VCO/VCXO 的控制电压超出了 Vp，或者非常接近 Vp 的时候，就需要用有源滤波器。在对 环路误差信号进行滤波的同时，也提供一定的增益，从而调整 VCO/VCXO 控制电压到合适的 范围。 问：PLL 对于 VCO 有什么要求？以及如何设计 VCO 输出功率分配器？ 答：选择 VCO 时，尽量选择 VCO 的输出频率对应的控制电压在可用调谐电压范围的中点。 选用低控制电压的 VCO 可以简化 PLL 设计。 问：如何设置电荷泵的极性？ 答：在下列情况下，电荷泵的极性为正。 环路滤波器为无源滤波器，VCO 的控制灵敏度为正（即，随着控制电压的升高，输出频率增 大）。 在下列情况下，电荷泵的极性为负。环路滤波器为有源滤波器，并且放大环节为反相放大； VCO 的控制灵敏度为正。环路滤波器为无源滤波器，VCO 的控制灵敏度为负；PLL 分频应用， 滤波器为无源型。即参考信号直接 RF 反馈分频输入端，VCO 反馈到参考输入的情况。 问：为何我的锁相环在做高低温试验的时候，出现频率失锁？ 答：高低温试验失败，可以从器件的选择上考虑，锁相环是一个闭环系统，任何一个环节上 的器件高低温失效都有可能导致锁相环失锁。先从 PLL 频率合成器的外围电路逐个找出原 因，如参考源（TCXO，）是否在高低温试验的范围之内？ 问：非跳频（单频）应用中，最高的鉴相频率有什么限制？ 答：如果是单频应用，工程师都希望工作在很高的鉴相频率上，以获得最佳的相位噪声。数 据手册都提供了最高鉴相频率的值，另外，只要寄存器中 B > A，并且 B > 2，就可能是环 路锁定。通常最高频率的限制是：这里 P 为预分频计数器的数值。
问：环路滤波器采用有源滤波器还是无源滤波器？ 答：有源滤波器因为采用放大器而引入噪声，所以采用有源滤波器的 PLL 产生的频率的相 位噪声性能会比采用无源滤波器的 PLL 输出差。因此在设计中我们尽量选用无源滤波器。 其中三阶无源滤波器是最常用的一种结构。 PLL 频率合成器的电荷泵电压 Vp 一般取 5V 或者稍高，电荷泵电流通过环路滤波器积分后 的最大控制电压低于 Vp 或者接近 Vp。如果 VCO/VCXO 的控制电压在此范围之内，无源滤波 器完全能够胜任。
锁相环的相位噪声分析
锁相环路相位噪声分析张文军 电信0802【摘要】本文对锁相电路的相位噪声进行了论述，并对其中各组成部件的相位噪声也做了较为详细的分析。
文中最后提出了改进锁相环相位噪声的办法。
【关键词】锁相环；相位噪声；分析 引言相位噪声是一项非常重要的性能指标，它对电子设备和电子系统的影响很大，从频域看它分布的载波信号两旁按幂律谱分布。
用这种信号无论做发射激励信号，还是接收机本振信号以及各种频率基准，这些信号在解调过程中都会和信号一样出现在解调终端，引起基带信噪比下降。
在通信系统中使环路信噪比下将，误码率增加；在雷达系统中影响目标的分辨能力，即改善因子。
接收机本振的相位噪声遇到强干扰信号时，会产生“倒混频”，使接收机有效噪声系数增加。
随着电子技术的发展，对频率源的信号噪声要求越来越严格，因此低相位噪声在物理、天文、无线电通信、雷达、航空、航天以及精密计量、仪器仪表等各种领域里都受到重视。
1 相位噪声概述相位噪声 ，就是指在系统内各种噪声作用下所表现的相位随机起伏，相位的随机起伏起必然引起频率随机起伏，这种起伏速度较快，所以又称之为短期频率稳定度。
理想情况下，合成器的输出信号在频域中为根单一的谱线，而实际上任何信号的频谱都不可能绝对纯净，总会受到噪声的调制产生调制边带。
由于相位噪声的存在，使波形发生畸变。
在频域中其输出信号的谱线就不再是一条单根的谱线，而是以调制边带的形式连续地分布在载波的两边，在主谱两边出现了一些附加的频谱，从而导致频谱的扩展，相位噪声的边带是双边的，是以0f 为中心对称的，但为了研究方便，一般只取一个边带。
其定义为偏离载频1Hz带宽内单边带相位噪声的功率与载频信号功率之比，它是偏离 载频的复氏频率m f 的函数 ，记为()m f ζ，单位为d B c ／ Hz ，即()010lg[/](1)m SSB f P P ζ=式中SSB P 为偏离载频m f 处，1Hz 带宽内单边带噪声功率；0P 为载波信号功率。
(高频电子线路)第七章锁相环
测试原理及步骤说明
3. 调整信号发生器的频率和幅度，观察锁相环电 路的输出变化。
4. 使用频率计测量输入信号和输出信号的频率， 记录数据。
5. 使用电压表测量输入信号、输出信号以及误差 信号的电压幅度，记录数据。
数据处理与结果分析
数据处理：根据实验记录的数据，计算 输入信号和输出信号的频率差、相位差 以及误差信号的电压幅度等指标。
VS
组成结构
锁相环主要由鉴相器（PD）、环路滤波器 （LF）和压控振荡器（VCO）三个基本部 分组成。其中，鉴相器用于检测输入信号 与本地振荡器输出信号的相位差；环路滤 波器用于滤除误差信号中的高频噪声，保 证环路稳定性；压控振荡器则根据误差信 号调整本地振荡器的频率和相位。
性能指标及分类方法
性能指标
滤波特性
滤除鉴相器输出电压中的高频成分，保证环路稳定性。
电路设计要点
根据锁相环的带宽和稳定性要求，选择合适的滤波器类型和参数， 优化滤波器的幅频特性和相频特性。
压控振荡器设计
振荡器类型
LC振荡器、晶体振荡器等。
振荡特性
描述振荡器输出频率与输入控制电压之间的关系。
电路设计要点
选择合适的振荡器类型，确定振荡器的频率范围和稳定性要求，优化 振荡器的线性范围和灵敏度，以及减小相位噪声和杂散。
集成化趋势
集成化是锁相环发展的另一个重要趋 势。通过高度集成化设计，可以减小 锁相环的体积和重量，降低成本，提 高可靠性和稳定性。
面临的技术挑战和解决方案
技术挑战
锁相环在发展过程中面临着一些技术挑战，如相位噪声、杂散抑制、快速锁定 等。这些挑战限制了锁相环的性能和应用范围。
锁相环相噪计算公式
锁相环相噪计算公式锁相环相噪计算公式1. 引言锁相环是一种常见的电路技术，用于对输入信号进行频率、相位或时延的调整。
在锁相环中，相噪是一个重要的性能指标，用来描述输出信号中的相位噪声。
2. 相噪计算公式•公式1：相噪指数(ENOB) = 20log10(2pi f3dB T)–其中，f3dB表示锁相环的3dB截止频率，T表示锁相环的环路延迟时间。
•公式2：相噪功率密度(PN) = 20log10(Kv f)–其中，Kv表示锁相环的控制增益，f表示锁相环的偏置频率。
3. 解释与示例相噪指数(ENOB)相噪指数(ENOB)是一种常用的相噪度量单位，表示为dBc，表示输出信号中相位噪声相对于理想信号的衰减程度。
具体计算方法如下：ENOB = 20log10(2pi f3dB T)例如，一个锁相环的3dB截止频率为10 kHz，环路延迟时间为2 ns，则根据公式1计算其相噪指数为：ENOB = 20log10(2pi10^4 2*10^-9) = - dBc这意味着锁相环输出信号中的相位噪声相对于理想信号衰减了 dB。
相噪功率密度(PN)相噪功率密度(PN)是另一种常用的相噪度量单位，表示为dBc/Hz，表示单位频带中的相位噪声功率。
具体计算方法如下：PN = 20log10(Kv f)例如，一个锁相环的控制增益为30 dB/V，偏置频率为1 MHz，则根据公式2计算其相噪功率密度为：PN = 20log10(10^3 10^6) = 140 dBc/Hz这意味着在1 Hz的频带内，锁相环输出信号的相位噪声功率为-140 dBc/Hz。
4. 总结本文介绍了锁相环相噪计算公式和其含义，包括相噪指数(ENOB)和相噪功率密度(PN)的计算公式，并通过示例进行了说明。
相噪是衡量锁相环性能的重要指标之一，在设计和应用中需要对相噪进行合理估算和控制。
5. 其他相关公式和注意事项•公式3：锁定时间(Tlock) = 1/(2pi f3dB)–锁定时间表示锁相环从失锁状态到锁定状态所需的时间。
锁相环输出信号相位噪声噪声及杂散特性分析应用实践
锁相环输出信号相位噪声噪声及杂散特性分析应用实践【摘要】本文详细地介绍了锁相环的鉴频鉴相器、分频器和输入参考信号的相位噪声对锁相环合成输出信号的近端相位噪声的具体贡献值。
并以CDMA 1X基站系统中800MHz的FS 单板的锁相环输出信号相位噪声指标进行理论计算。
为广大锁相环设计者提供理论计算方法的参考和实践设计的参考依据。
【关键词】锁相环设计，相位噪声一、术语和缩略语表格 1 术语和缩略语二、问题的提出锁相环工作原理图，由三部分组成：鉴相器（PFD）、环路滤波器（LPF）和压控晶体振荡器（VCXO），如图0-1所示。
图0-1锁相环原理框图锁相环输出信号指标主要有相位噪声、谐波抑制、杂散、输出功率、跳频时间。
在本文中以CDMA 1X基站系统中800MHz的FS单板应用为背景，在CDMA基站中不需要跳频，所以调频时间基本不做要求。
输出功率比较好控制，只要调整衰减网络就能保证。
锁相环输出信号的相位噪声、谐波抑制和杂散成为影响系统指标的主要因素，成为锁相环技术的关键指标项。
在锁相环设计中，相位噪声和杂散成为系统设计主要难点。
三、解决思路相位噪声分析相位噪声主要由VCO、鉴频鉴相器、分频器和输入参考信号的相位噪声这四部分引入。
环路滤波器对于由鉴频鉴相器、分频器和输入参考信号的相位噪声这三部分引入的相位噪声具有低通特性，对于VCO产生的相位噪声具有高通特性。
一般来说环路带宽内的相位噪声主要决定于由鉴频鉴相器、分频器和输入参考信号，环路带宽以外的相位噪声主要决定于VCO，在环路带宽周围，这四部分的噪声影响相当。
所以为了尽量降低输出信号的相位噪声环路滤波器的环路带宽的最佳点是由鉴频鉴相器、分频器和输入参考信号的相位噪声这三部分引入的相位噪声总和与VCO引入的相位噪声相同时的频率。
在实际运用中还礼滤波器的设计是非常重要的。
对于远端相位噪声如100KHz和1MHz处的一般远远高于环路带宽，其相位噪声主要决定于VCO，要保证其指标主要是选择良好的VCO。
改善锁相环相位噪声的方法
改善锁相环相位噪声的方法锁相环（Phase-Locked Loop, PLL）是一种常用的频率合成器和时钟恢复方法。
然而，在某些应用中，锁相环的相位噪声成为限制系统性能的因素。
因此，改善锁相环相位噪声是一个重要的课题。
下面将介绍几种改善锁相环相位噪声的方法。
首先，一个容易实施的方法是优化锁相环的环路滤波器。
环路滤波器的设计直接影响锁相环的带宽和噪声性能。
通过增加滤波器的阻尼比，可以提高锁相环的稳定性和减小相位噪声。
另外，合理选择滤波器的带宽，可以平衡相位追踪性能和噪声抑制能力，从而改善锁相环的相位噪声。
其次，采用抖动降低技术可以有效减小锁相环的相位噪声。
抖动降低技术基于频率抖动和相位抖动之间的关系，通过控制频率抖动来减小相位噪声。
常用的抖动降低技术包括相位锁定环（Phase-Locked Loop, PPL）、时钟周期抖动降低技术等。
这些技术通过引入额外的控制环路或采用特殊的抖动降低算法，可以显著改善锁相环的相位噪声性能。
第三，优化参考信号源也是改善锁相环相位噪声的有效方法。
参考信号源的噪声特性直接传递到锁相环的输出。
因此，选择低噪声的参考信号源对于改善锁相环的相位噪声非常重要。
常见的低噪声参考信号源包括晶体振荡器（Crystal Oscillator, XO）或原子钟等。
通过使用低噪声的参考信号源，可以有效降低锁相环的相位噪声。
总结起来，改善锁相环相位噪声的方法包括优化环路滤波器、采用抖动降低技术和选择低噪声的参考信号源。
通过合理应用这些方法，可以显著提升锁相环的相位噪声性能，从而满足不同应用对于相位噪声的要求。
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相位噪声对一个给定载波功率的输出频率来说，相位噪声是载波功率相对于给定的频率偏移处（频率合成器通常定义1kHz频率偏移）1-Hz的带宽上的功率，单位为dBc/Hz@offset frequency。
锁相环频率合成器的带内相位噪声主要取决于频率合成器，VCO的贡献很小。
相位噪声的测量需要频谱分析仪。
注意一点，普通频谱分析仪读出的数据需要考虑分辨带宽的影响。
即，频谱分析仪的读数减掉10log（RBW）才是正确的相位噪声数值。
高端的频谱分析仪往往可以直接给出单边带相位噪声。
相位噪声是信号在频域的度量。
在时域，与之对应的是时钟抖动（jitter），它是相位噪声在时间域里的反映，大的时钟抖动在高速ADC应用中会严重恶化采样数据的信噪比，尤其是当ADC模拟前端信号的频率较高时，更是要求低抖动的时钟。
图1形象地描述了时钟抖动。
图表 1 相位噪声和时钟抖动时钟抖动可以通过相位噪声积分得到，具体实现如下如下：计算从给定的起始频率偏移处到结束频率（通常定义为两倍输出频率）偏移处的相位噪声和A，单位为dBc；对A进行取对数操作；求相位抖动均方值（rms phase jitter），单位为弧度；将弧度值转换成时间单位，秒或者皮秒。
图表 2. 时钟抖动与相位噪声和白噪声之间的关系参考杂散锁相环中最常见的杂散信号就是参考杂散。
这些杂散信号会由于电荷泵源电流与汇电流的失配，电荷泵漏电流，以及电源退耦不够而增大。
在接收机设计中，杂散信号与其他干扰信号相混频有可能产生有用信号频率从而降低接收机的灵敏度。
锁相环处于锁定状态时，电荷泵会周期性的（频率等于鉴相频率）产生交替变换（正负）脉冲电流给环路滤波器。
环路滤波器对其进行积分产生稳定的控制电压。
图表 3 环路锁定时，PLL电荷泵电流输出波形当鉴相频率较低时，由电荷泵的漏电流引起的杂散占主要地位。
当鉴相频率较高时，由电荷泵的交替电流（源电流I和汇电流I）引起的杂散占主要地位。
sourcesink二者频率的界定。
一般地，若电荷泵漏电流为1nA，电荷泵电流为1mA，电荷泵电流的失配在4%时，交界频率大约为100k~200kHz。
当电荷泵处于三态的时候（绝大部分时间是如此），电荷泵的漏电流是杂散的主要来源。
电荷泵漏电流经过环路滤波器形成控制电压，以调谐VCO，这样就相当于对VCO进行调频（FM），反映在VCO的输出，就会出现杂散信号。
电荷泵漏电流越大，鉴相频率越低，这种参考杂散越大。
在鉴相频率相等的条件下，电荷泵的漏电流与电荷泵电流的比值越大，由电荷泵漏电流引起的参考杂散会越大。
ADI的PLL产品漏电流大部分在1nA左右的水平上。
为了对电荷泵漏电流引起的杂散有个清楚地认识，这里给出一些仿真波形。
仿真条件如下：ADF4106，输出频率1GHz，鉴相频率25kHz，三阶无源滤波器，带宽2.5Hz，相位裕度45度，VCO 模型为Sirenza VCO190-1000T。
参考晶振模型10MHz。
电荷泵漏电流1nA。
当环路滤波器变窄到1kHz后可以看到对这种杂散的衰减效果如下。
当电荷泵工作时，电荷泵的交替脉冲电流是杂散的主要来源。
定义电荷泵源电流（Source current）与汇电流（Sink current）的失配程度。
杂散增益的定义，锁定时间锁相环从一个指定频率跳变到另一个指定频率（在给定的频率误差范围内）所用的时间就是锁定时间。
频率跳变的步长取决于PLL频率合成器工作在限定的系统频带上所能达到的最大的频率跳变能力。
例如，GSM-900，频率步长最大为45MHz，而GSM-1800为95MHz。
容许的频率误差分别为90Hz和180Hz。
PLL频率合成器必须在小于1.5个时隙（GSM的一个时隙是577us）内达到锁定。
锁定时间还需要另外一个指标来度量，即PLL频率合成器输出达到给定相位误差范围所用的时间。
图3是ADI提供的一种测量相位锁定的方法，该方法利用ADI的增益/相位联合检波器AD8302实现。
图表 4. 相位锁定时间测量的一种方法参考晶振有哪些要求？我该如何选择参考源？波形：可以使正弦波，也可以为方波。
功率：满足参考输入灵敏度的要求。
稳定性：通常用TCXO，稳定性要求< 2 ppm。
这里给出几种参考的稳定性指标和相位噪声指标。
频率范围：ADI提供的PLL产品也可以工作在低于最小的参考输入频率下，条件是输入信号的转换速率要满足给定的要求。
例如，ADF4106的数据手册要求的最小参考输入信号REFIN为20MHz，功率最小为-5dBm，这相当于转换速率（slew rate）为22.6V/us，峰峰值为360mV的正弦波。
具体计算如下：对正弦波Vp*sin(2*pi*f*t)而言，转换速率Slew Rate=dv/dt|max=2*pi*f*Vp。
那么我们来考察功率为-5dBm（50欧姆系统）（Vp=180mV）的信号，其峰峰值为360mV，其转换速率为Slew Rate=dv/dt|max=2*pi*f*Vp=22.6V/us所以，只要REFIN功率满足要求，并且输入信号的转换速率高于22.6V/us ，REFIN可以工作在低于20MHz的条件下。
具体实现是，一个转换时间为146ns的3.3V CMOS输入可以很容易的满足该项要求。
总的来说，用功率较大的方波信号作为参考可以使REFIN工作在低于数据手册上给出的最低频率限制。
请详细解释一下控制时序，电平及要求。
ADI的所有锁相环产品控制接口均为三线串行控制接口。
如图4所示。
图表 5 PLL频率合成器的串行控制接口（3 Wire Serial Interface）PLL频率合成器的串行控制接口（3 Wire Serial Interface）控制接口由时钟CLOCK，数据DATA，加载使能LE构成。
加载使能LE的下降沿提供起始串行数据的同步。
串行数据先移位到PLL频率合成器的移位寄存器中，然后在LE的上升沿更新内部相应寄存器。
SPI控制接口为3V/3.3V CMOS电平。
控制信号的产生，可以用MCU，DSP，或者FPGA。
产生的时钟和数据一定要干净，过冲小。
当用FPGA 产生时，要避免竞争和冒险现象，防止产生毛刺。
如果毛刺无法避免，可以在数据线和时钟线上并联一个10~47pF的电容，来吸收这些毛刺。
请简要介绍一下环路滤波器参数的设置ADISimPLL V3.0使应用工程师从繁杂的数学计算中解脱出来。
我们只要输入设置环路滤波器的几个关键参数，ADISimPLL就可以自动计算出我们所需要的滤波器元器件的数值。
这些参数包括，鉴相频率PFD，电荷泵电流Icp，环路带宽BW，相位裕度，VCO控制灵敏度Kv，滤波器的形式（有源还是无源，阶数）。
计算出的结果往往不是我们在市面上能够买到的元器件数值，只要选择一个最接近元器件的就可以。
通常环路的带宽设置为鉴相频率的1/10或者1/20。
相位裕度设置为45度。
滤波器优先选择无源滤波器。
滤波器开环增益和闭环增益以及相位噪声图之间的关系。
闭环增益的转折频率就是环路带宽。
相位噪声图上，该点对应于相位噪声曲线的转折频率。
如果设计的锁相环噪声太大，就会出现频谱分析仪上看到的转折频率大于所设定的环路带宽。
环路滤波器采用有源滤波器还是无源滤波器？有源滤波器因为采用放大器而引入噪声，所以采用有源滤波器的PLL产生的频率的相位噪声性能会比采用无源滤波器的PLL输出差。
因此在设计中我们尽量选用无源滤波器。
其中三阶无源滤波器是最常用的一种结构。
PLL频率合成器的电荷泵电压Vp一般取5V或者稍高，电荷泵电流通过环路滤波器积分后的最大控制电压低于Vp或者接近Vp。
如果VCO/VCXO的控制电压在此范围之内，无源滤波器完全能够胜任。
当VCO/VCXO的控制电压超出了Vp，或者非常接近Vp的时候，就需要用有源滤波器。
在对环路误差信号进行滤波的同时，也提供一定的增益，从而调整VCO/VCXO控制电压到合适的范围。
那么如何选择有源滤波器的放大器呢？这类应用主要关心一下的技术指标：低失调电压（Low Offset Voltage）[通常小于500uV]低偏流（Low Bias Current）[通常小于50pA]如果是单电源供电，需要考虑使用轨到轨（Rail-to-Rail）输出型放大器。
这里提供几种常见的PLL滤波器应用放大器的型号。
AD711/2, AD797, AD820/2, AD8510/2, AD8605/6, AD8610/20, AD8651/2, OP162/262, OP184/284, OP249, OP27,PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？选择VCO时，尽量选择VCO的输出频率对应的控制电压在可用调谐电压范围的中点。
选用低控制电压的VCO可以简化PLL设计。
VCO的输出通过一个简单的电阻分配网络来完成功率分配。
从VCO的输出看到电阻网络的阻抗为18+(18+50)//(18+50)=52ohm。
形成与VCO的输出阻抗匹配。
下图中ABC三点功率关系。
B，C点的功率比A点小6dB。
如何设置电荷泵的极性？在下列情况下，电荷泵的极性为正。
环路滤波器为无源滤波器，VCO的控制灵敏度为正（即，随着控制电压的升高，输出频率增大）。
在下列情况下，电荷泵的极性为负。
环路滤波器为有源滤波器，并且放大环节为反相放大；VCO的控制灵敏度为正。
环路滤波器为无源滤波器，VCO的控制灵敏度为负。
PLL分频应用，滤波器为无源型。
即参考信号直接RF反馈分频输入端，VCO反馈到参考输入的情况锁定指示电路如何设计？PLL锁定指示分为模拟锁定指示和数字锁定指示两种图表 6 鉴相器和电荷泵原理图数字锁定指示：当PFD的输入端连续检测到相位误差小于15ns的次数为3(5)次，那么PLL就会给出数字锁定指示数字锁定指示的工作频率范围：通常为5kHz~50MHz。
在更低的PFD频率上，漏电流会触发锁定指示电路；在更高的频率上，15ns的时间裕度不再适合。
在数字锁定指示的工作频段范围之外，推荐使用模拟锁定指示。
模拟锁定指示对电荷泵输入端的Up脉冲和Down脉冲进行异或处理后得出的脉冲串。
所以当锁定时，锁定指示电路的输出为带窄负脉冲串的高电平信号。
图为一个典型的模拟锁定指示输出（MUXOUT输出端单独加上拉电阻的情况）。
图表7模拟锁定指示的输出级为N沟道开漏结构，需要外接上拉电阻，通常为10KOhm~160kohm。
我们可以通过一个积分电路（低通滤波器）得到一个平坦的高电平输出，如图所是的蓝色框电路。
误锁定的一个条件：参考信号REFIN信号丢失。
当REFIN信号与PLL频合器断开连接时，PLL显然会失锁；然而，ADF41xx 系列的PLL，其数字锁定指示用REFIN时钟来检查是否锁定，如果PLL先前已经锁定，REFIN时钟突然丢失，PLL会继续显示锁定状态。