电子科大数字电路期末试题半期测验

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电子科技大学期末数字电子技术考试题a卷-参考答案

电子科技大学二零零九至二零一零学年第二学期期末考试数字逻辑设计及应用课程考试题 A 卷（120分钟）考试形式：闭卷考试日期2010年7月12日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末 60 分一、To fill your answers in the blanks （1’×25）1. If [X]10= - 110, then [X]two's-complement =[ ]2,[X]one's-complement =[ ]2. (Assumed the number system is 8-bit long) 2. Performing the following number system conversions: A. [10101100]2=[ 0 ]2421B. [1625]10=[01001 ]excess-3C. [ 1010011 ]GRAY =[10011000 ]8421BCD3. If ∑=C B A F ,,)6,3,2,1(, then F D ∑=C B A ,,( 1，4，5，6 )=C B A ,,∏(0，2，3，7 ).4. If the parameters of 74LS-series are defined as follows: V OL max = 0.5 V , V OH min = 2.7 V , V IL max = 0.8 V , V IH min = 2.0 V , then the low-state DC noise margin is 0.3V ,the high-state DC noise margin is 0.7V .5. Assigning 0 to Low and 1 to High is called positive logic. A CMOS XOR gate in positive logic is called XNOR gate in negative logic.6. A sequential circuit whose output depends on the state alone is called a Moore machine.7. To design a "001010" serial sequence generator by shift registers, the shift register should need 4 bit as least.8. If we use the simplest state assignment method for 130 sates, then we need at least8state variables.9. One state transition equation is Q*=JQ'+K'Q. If we use D flip-flop to complete the equation, the D input terminal of D flip-flop should be have the function D= JQ'+K'Q.10.Which state in Fig. 1 is ambiguous D11.A CMOS circuit is shown as Fig. 2, its logic function z= A’B’+ABFig. 1 Fig. 212.If number [A]two's-complement =01101010 and [B]one's-complement =1001, calculate [A-B]two's-complement and indicate whether or not overflow occurs.(Assumed the number system is 8-bit long)[A-B]two's-complement = 01110000, overflow no13. If a RAM’s capacity is 16K words × 8 bits, the address inputs should be 14bits; We need 8chips of 8K ⨯8 bits RAM to form a 16 K ⨯ 32 bits ROM..14. Which is the XOR gate of the following circuit A .15.There are 2n－n invalid states in an n-bit ring counter state diagram.16.An unused CMOS NOR input should be tied to logic Low level or 0 .17.The function of a DAC is translating the Digital inputs to the same value of analogoutputs.二、Complete the following truth table of taking a vote by A,B,C, when more than two of A,B,C approve a resolution, the resolution is passed; at the same time, the resolution can’t go through if A don’t agree.For A,B,C, assume 1 is indicated approval, 0 is indicated opposition. For the F,A B C F三、The circuit to the below realizes a combinational function F of four variables. Fill in the Karnaugh map of the logic function F realized by the multiplexer-based circuit. (6’)四、(A) Minimize the logic function expressionF = A·B + AC’ +B’·C+BC’+B’D+BD’+ADE(H+G) （5’）F = A·B + AC’ +B’·C+BC’+B’D+BD’ = A·(B ’C )’ +B’·C+BC’+B’D+BD’= A +B’·C+BC’+B’D+BD’+C ’D (或= A +B’·C+BC’+B’D+BD’+CD ’)= A +B’·C+BD’+C ’D (或= A + BC’+B’D +CD ’)(B) To find the minimum sum of product for F and use NAND-NAND gates to realize it （6’）),,,(Z Y X W F Π(1,3,4,6,9,11,12,14)------3分 F= X ’Z ’+XZ -----2分 =( X ’Z ’+XZ)’’=(( X ’Z ’)’(XZ)’)’ ------1分五、Realize the logic function using one chip of 74LS139 and two NAND gates.（8’）∑=)6,2(),,(C B A F ∑=)3,2,0(),,(E D C GF(A,B,C)=C’∑(1,3) ---- 3分 G(C,D,E)=C’∑(0,2,3) ----3分-六、Design a self-correcting modulo-6 counter with D flip-flops. Write out the excitation equations and output equation. Q2Q1Q0 denote the present states, Q2*Q1*Q0* denote the next states, Z denote the output. The state transition/output table is as following.（10’）Q2Q1Q0Q2*Q1*Q0*Z000 100 0100 110 0110 111 0111 011 0011 001 0001 000 1激励方程式：D2=Q0’（2分，错-2分）D1=Q2 （2分，错-2分）D0=Q1 （2分，错-2分）修改自启动：D2=Q0 +Q2Q1’（1分，错-1分）D1=Q2+Q1Q0’（1分，错-1分）D0=Q1+Q2Q0 （1分，错-1分）输出方程式：Z=Q1’Q0 （1分，错-1分）得分七、Construct a minimal state/output table for a moore sequential machine, that will detect the input sequences: x=101. If x=101 is detected, then Z=1.The input sequences DO NOT overlap one another. The states are denoted with S0~S3.（10’）For example:X：0 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 ……Z：0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 ……state/output table八、Please write out the state/output table and the transition/output table and theexcitation/output table of this state machine.（states Q2 Q1=00~11, use the state name A~D ）（10’）Transition/output table State/output table Excitation/output table（4分）（3分）（3分）评分标准：转移/输出表正确，得4分；每错一处扣0.5分，扣完4分为止；由转移/输出表得到状态/输出表正确，得3分；每错一处扣0.5分，扣完3分为止；激励/输出表正确，得3分；每错一处扣0.5分，扣完3分为止。

电子科技大学2012年数电半期考试题参考解答

电子科技大学二零壹壹年至二零一贰学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟）考试日期 2012年4月22日I. To fill the answers in the “( )” (2’ X 20=40) 1. [42.25 ]10 = ( 2A.4 )16 = ( 52.2 )8 .2. The binary two ’s complement is （1011）, then its corresponding 8-bit two ’s complement is ( 11111011 ), and 8-bit one ’s complement is ( 11111010 ), and 8-bit signed-magnitude is ( 10000101 ).3. The 8421-BCD code is （10011000）8421-BCD ，then its corresponding decimal number is ( 98 ).4. The binary number code is （10101011）2, then its corresponding Gray code is ( 11111110 ).5. If F = ∏ABC (1,3,5)，then its dual expression is =D F ∑ABC ( 2,4,6 ), and the complement expression of the function F is F ’=∑ABC ( 1,3,5)。

6. The range of 8-bit two ’s complement is (-128 ~ 127), and the range of 8-bit unsigned binary number is (0 ~ 255).7. If there are 2012 different states, we need at least ( 11 ) bits binary code to represent them.8. For the two ’s complement addition and subtraction operation, if [ A ] two’s -complement =11011011, and [ B] two’s -complement =10011111 , calculate [-A-B ] two’s -complement , [A-B ] two’s -complement , and indicate whether or not overflow occurs.[-A-B ] two’s -complement = [ 10000110 ], overflow: [ yes ] [A-B ] two’s -complement = [ 00111100 ], overflow: [ no ]9. The maximum LOW-state output current I OLmax for an HC-series CMOS gate driving CMOS inputs is 0.02mA, the maximum HIGH-state output current I OHmax is -0.02mA, and the maximum input current I Imax for an HC-series CMOS input in any states is A μ1±, the DC fanout at HIGH-state is ( 20 ).10. The unused CMOS NAND gate inputs should be tied to logic ( 1 ).11. The following logic diagram Fig.1 implements a function of 3-variable with a 74x138. The logicfunction can be expressed as F (A,B,C) =∏A,B,C ( 2, 3,4,5,7 ).Fig.112. The CMOS circuit is shown in Fig.2. Write the function of the circuit. ( F=(AB+C+D)’ )Fig.2II. There is only one correct answer in the following questions.(3’ X 10=30)1. What is the correct 2’s -complement representation of the decimal number -325?（ A ） A) 1010111011 B) 1101000101 C) 1011010011 D) 10101001102. A 20-to-1 multiplexer need ( B ) selection control inputs at least.A) 4B) 5C) 6D) 203. In the 8-radix number system, the result of operation 721/20 is: ( B )A) 36.05B) 35.04C) 35.05D) 36.044. What is the duality logic function of the logic function: F = ∑ABC (0,3,5,7)（ C ）A),,(1,2,4,6)A B C ∑ B),,(0,2,4,7)A B C ∑ C),,(0,2,4,7)A B C ∏D),,(1,2,4,6)A B C ∏5. The inputs waveform A,B,C and output waveform F of a combinational circuit are shown as Fig.3. The canonical product-of-sums expression of this circuit is （ D ）A)(),,2,3,5,7A B C∑B)(),,0,2,4,6A B C∑C) ,,(1,2,4,7)A B C ∏ D),,(0,3,5,6)A B C ∏Fig.36. For each of the following logic expressions, ( B ) is the hazard-free circuit.A) F=A’·B + A·C + B’·C B ) F=A’·B + A·C + B·C C) F=(A+B)·(B’+C)·(C+D) D) F=(A+B’)·(B+C)·(C’+D) 7. For the logic function )''()''(),,,(C B D C AB D C B A F '++=， the corresponding minimal sum is （ A ）.A) A’+B+C’D’ B ) (A’+B+C’)(A’+B+D’) C) A’+B+B’C’D’ D ) A’+B+AC’D’8. The INVERTER and AND-OR-INVERTER circuits are shown as Fig.4 (a), (b) respectively, which conclusion below is correct? ( C )A) The delay between input and output of (a) circuit is much less than (b) circuit. B) The delay between input and output of (a) circuit is much greater than (b) circuit. C) The delay between input and output of (a) circuit is about same as (b) circuit. D) The delay relationship between circuit (a) and (b) is uncertainty.Fig.4 (a)Fig.4 (b)9. The circuit shown in Fig.5 realize a logic functin F about input variable W, X, Y . Then, the Fis:( A )A) F=,,,(0,1,3,7,9,13,14)w x y z ∑B) F=,,,(0,2,5,7,9,13,14)w x y z ∑C) F=,,,(0,1,3,7,8,12,15)w x y z ∑D) F=,,,(1,2,5,7,9,12,15)w x y z ∑Fig.510. Which of the following statements are NOT correct about logic function? ( D ) A) There are multi-expressions of a logic function ’s minimal sum. B) The canonical sum of a circuit is a sum of minterms.C) Any logic function can be expressed using a sum of minterms or a product of maxterms. D) A sum of prime implicants must be the logic function ’s minimal sum. III. Combinational Circuit Analysis And Design: [30’]1.Write the truth table and the logic function performed by the CMOS circuit in Figure 6. (7’)Fig.6Solution ：Z=S ’A+SB评分标准：真值表正确 4 分，错一个扣0.5分；表达式正确 3分。

电子科大数字电路,期末试题091002半期考试

电子科技大学二零零九年至二零一零学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟）考试日期2010年5月8日I. To fill the answers in the “( )” (2’ X 20=40) 1. [2010.5 ]10 = ( 7DA.8 )16 = ( 3732.4 )8 .2. The binary two ’s complement is （10110）, then its corresponding 8-bit two ’ complement is ( 11110110 ).3. The binary number code is （11101011）2, then its corresponding Gray code is ( 10011110 ).4. The 8421-BCD code is （001100101000）8421-BCD ，then its corresponding decimal number is ( 328 ).5. If F = ∏ABCD (1,6,8,10,11,13)，then its dual expression is =D F ∑ABCD ( 2,4,5,7,9,14 )。

6. If X ’s signed-magnitude representation X SM is （101101）2, then it ’s 8-bit two ’s complement representation X 2’s COMP is( 11110011 )2 , and (–X)’s 8-bit complement representation (–X) 2’s COMP is ( 00001101 ) 2 .7. If there are 156 different states, we need at least ( 8 ) bits binary code to represent them. 8. If ()()F A C 'B C D E '''=⋅+⋅+⋅，then complement expression F ’= ( (A ’+C ’)’(B ’(C ’(D+E ’)))’ =(AC(B+(C+D ’E))) ).Do not need to perform any minimization.9. If F = AB’(C + D) + BC’ + A’B’ + A’C + BC + B’C’D’ , then the minimized logic function expression is F = ( 1 )10. The unused CMOS NOR gate inputs should be tied to logic ( low ) or another input.11. For an integrated circuit chip, the maximum output voltage in the LOW state V OLmax =0.35V , the maximum input voltage in the LOW state V ILmax =0.8V , the minimum output voltage in the HIGH state V OHmin =2.6V , the minimum input voltage in the HIGH state V IHmin =2.0V , then the DC noise margin in the HIGH state is ( 0.6 ).12. A 4-variable logic function has ( 16 ) minterms and ( 16 ) maxterms. If i j ≠, theproduct of minterm i and minterm j i j m m ⋅= ( 0 ); the sum of maxterm i and maxterm ji j M M + = ( 1 ).13. If F=∏A,B,C,D (0,1,5,8,9,10,11,13)，then its complement minimal sum is ='F ΣA,B,C,D(0,1,5,8,9,10,11,13 ). The minimal sum function expression of F is ( A ’C+BC+BD ’ )14. The following logic diagram Fig.1 implements a function of 3-variable with a 74x138 . The logic function can be expressed as F (A,B,C) =∏A,B,C ( 3,4,5,6,7 ).Fig.1II. Give your answers whether the statements are true or false(2*5=10)1. ( F ) A NAND gate is equivalent to an OR gate with its inputs and its output complemented.2. ( F ) A product expression for all maxterms of a logic function must be 1.3. ( T ) The indices of a Karnaugh map are numbered using a gray code, which makes horizontaland vertical neighbors differ by exactly one bit.4. ( T ) The fan-in is the number of inputs a logic device can have.5. ( T ) In CMOS gates circuits, the series NMOS can realize AND operation. .III. There is only one correct answer in the following questions.(3’ X 10=30)1. Which of the following Boolean equations is NOT correct? ( A )A) A A =+1 B) 1A A '⊕= C) A A =⋅1D) ()A B 'A'B'⋅=+2. Suppose A 2’s COMP =（1001），B 2’s COMP =（1110），C 2’s COMP =（0010）. In the following equations,without calculation, the most unlikely to produce overflow is （ C ）。

电子科大数字电路,期末试题101102半期考试试卷-答案

电子科技大学二零零九年至二零一零学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟）考试日期2011年4月23日一二三四五六七八九十总分评卷教师I. To fill the answers in the “( )” (2’ X 19=38)1. [1776 ]8 = ( 3FE )16 = ( 1111111110 )2= ( 1000000001 ) Gray .2. (365)10 = ( 001101100101 )8421BCD＝( 001111001011 ) 2421 BCD.3.Given an 12-bit binary number N. if the integer’s part is 9 bits and the fraction’s part is 3 bits ( N = a8 a7 a6 a5 a4 a3 a2 a1 a0 . a-1 a-2 a-3), then the maximum decimal number it can represent is ( 511.875 ); the smallest non-zero decimal number it can represent is ( 0.125 ).4. If X’s signed-magnitude representation X SM is（110101）2, then it’s 8-bit two’s complement representation X2’s COMP is( 11101011 ) , and (–X)’s 8-bit complement representation (–X) 2’s COMP is ( 00010101 )2 .5. If there are 2011 different states, we need at least ( 11 ) bits binary code to represent them.6.If a positive logic function expression is F=AC’+B’C(D+E)，then the negative logic function expression F = ( (A+C’)(B’+(C+DE)) ).7. A particular Schmitt-trigger inverter has V ILmax = 0.7 V, V IHmin = 2.1 V, V T+= 1.7 V, and V T-= 1.3 V, V OLmax=0.3V, V OHmin=2.7V. Then the DC noise margin in the HIGH state is ( 0.6V ), the hysteresis is ( 0.4V ). 8.The unused CMOS NAND gate input in Fig. 1 should be tied to logic ( 1 ).Fig.1Circuit of problem I-89. If number [ A ] two’s-complement =11011001and [ B] two’s-complement=10011101 , calculate[-A-B ]two’s-complement, [-A+B ]two’s-complement and indicate whether or not overflow occurs.[-A-B ] two’s-complement=[ 10001010 ], overflow: [ yes ][-A+B ] two’s-complement=[ 11000100 ], overflow: [ no ].10.The following logic diagram Fig.2 implements a function of 3-variable with a 74138. The logic function can be expressed as F (A,B,C) = ∑A,B,C ( 0,1,2 ).Fig.2 Circuit of problem I-10II. There is only one correct answer in the following questions.(3’ X 9 = 27)1. Which of the following Boolean equations is NOT correct? ( B )A) A+0=A B) A1 = AC) D)2. Suppose A2’s COMP =（1011），B2’s COMP =（1010），C2’s COMP =（0010）. In the following equations, the most unlikely to produce overflow is（ C ）。

数字电路期末模拟试题答案

一、填空题（共30分）1. 当PN 结外加正向电压时，PN 结中的多子＿＿＿＿＿＿形成较大的正向电流。

2. NPN 型晶体三极管工作在饱和状态时，其发射结和集电结的外加电压分别处于＿＿＿＿＿＿偏置和＿＿＿＿＿＿＿偏置。

3. 逻辑变量的异或表达式为：_____________________B A =⊕。

4. 二进制数A=1011010；B=10111，则A -B=＿＿＿＿＿＿＿。

5. 组合电路没有＿＿＿＿＿＿功能，因此，它是由＿＿＿＿＿＿组成。

6. 同步RS 触发器的特性方程为：Q n+1=＿＿＿＿＿＿,其约束方程为：＿＿＿＿＿＿。

7. 将BCD 码翻译成十个对应输出信号的电路称为＿＿＿＿＿＿＿＿，它有＿＿＿个输入端，＿＿＿＿输出端。

8. 下图所示电路中，Y 1 ＝＿＿＿＿＿＿；Y 2 ＝＿＿＿＿＿＿；Y 3 ＝＿＿＿＿＿＿。

二、选择题(共 20分)1. 四个触发器组成的环行计数器最多有＿＿＿＿个有效状态。

A.4 B. 6 C. 8 D. 162. 逻辑函数D C B A F +=，其对偶函数F *为＿＿＿＿＿＿＿＿。

A ．()()D C B A ++ B. ()()D C B A ++ C. ()()D C B A ++得分评卷人得分评卷人A 1 BY 2AB CY 1A BY 33. 用8421码表示的十进制数65，可以写成＿＿＿＿＿＿。

A ．65 B. [1000001]BCD C. [01100101]BCD D. [1000001]2 4. 用卡诺图化简逻辑函数时，若每个方格群尽可能选大，则在化简后的最简表达式中。

A ．与项的个数少B . 每个与项中含有的变量个数少C . 化简结果具有唯一性 5. 已知某电路的真值表如下，该电路的逻辑表达式为。

A ．C Y =B . A BC Y = C ．C AB Y +=D ．C C B Y +=A B C Y A B C Y 0 00 0 1 0 0 0 0 0 1 1 1 0 1 1 0 1 0 0 1 1 0 1 01111111三、化简下列逻辑函数，写出最简与或表达式：（共20分）1．证明等式:AB B A B A B A +⋅=+2． Y 2＝Σm （0，1，2，3，4，5，8，10，11，12） 3． Y 3＝ABC C AB C B A C B A +++⋅ 四、分析设计题 (共 30分)1．双四选一数据选择器如图所示，其功能表达式如下。

电子科大数字电路_期末试题0708_2半期考试

电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题期中卷（120分钟）考试形式：闭卷考试日期 2008年4月26日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末60 分1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A )A. ( 0.0111 ) 2B. ( 0.1001 ) 2C. ( 0.0101 ) 2D. ( 0.01101 ) 2 1-2．与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

A. （ 1 ）B. （ 2 ）C. （ 3 ）D.（ 4 ）1-8．设A 补=（1001），B 补=（1110），C 补=（0010），在下列4种补码符号数的运算中，最不可能产生溢出的是（ D ）A. [A-C]补B. [B-C]补C. [A+B]补D. [B+C]补 1-9．能够实现“线与”的CMOS 门电路叫（ D ）A. （与门）B. （或门）C. （集电极开路门）D. （漏极开路门） 1-10．CMOS 三输入或非门的实现需要（ C ）个晶体管。

大学《数字电路与逻辑设计》期末试卷含答案

大学《数字电路与逻辑设计》试题一、选择、填空、判断题（30分，每空1分）1.和CMOS相比，ECL最突出的优势在于D 。

A.可靠性高B. 抗干扰能力强B.功耗低 D. 速度快2.三极管的饱和深度主要影响其开关参数中的C 。

A.延迟时间t dB. 上升时间t rC. 存储时间t sD. 下降时间t f3.用或非门组成的基本RS触发器的所谓“状态不确定”是发生在R、S 上加入信号D 。

A.R=0, S=0B. R=0, S=1C. R=1, S=0D. R=1, S=14.具有检测传输错误功能的编码是：C 。

A. 格雷码B. 余3码C. 奇偶校验码5.运用逻辑代数的反演规则，求函数F=A̅[B+(C̅D+E̅G)]的反函数F̅：B 。

A.A+B̅C+D̅E+GB.A+B̅(C+D̅)(E+G̅)C.A̅+B(C̅+D)(E̅+G)6.下列叙述中错误的有：C 。

A. 逻辑函数的标准积之和式具有唯一性。

B. 逻辑函数的最简形式可能不唯一。

C. 任意两不同的最小项之和恒等于1。

7. 函数F=(A+B+C̅)(A ̅+D)(C+D)(B+D+E)的最简或与式为：A 。

A.F=(A+B+C ̅)(A ̅+D)(C+D)B.F=(A+B+C ̅)(A ̅+D)C.F=ABC̅+A ̅D+CD 8. 逻辑函数F (A,B,C,D )=∑(1,3,4,5,6,8,9,12,14)，判断当输入变量ABCD 分别从(1) 0110→1100，(2) 1111→1010时是否存在功能冒险：B 。

A. 存在，存在 B. 不存在，存在C.不存在，不存在9. 对于K ＝3的M 序列发生器，反馈函数为Q 2⊕Q 0，则产生M 序列：C 。

A. 1010100 B. 1110101 C. 111010010. 在进行异步时序电路的分析时，由于各个触发器的时钟信号不同，因此我们应该把时钟信号引入触发器的特征方程，对于D 触发器，正确的是：A 。

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电子科大数字电路期末试题半期测验————————————————————————————————作者：————————————————————————————————日期：电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题期中卷（120分钟）考试形式：闭卷考试日期 2008年4月26日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末60 分一二三四五六七八九十合计一、选择填空题（单选、每空2分，共30分）1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A ) A. ( 0.0111 ) 2 B. ( 0.1001 ) 2 C. ( 0.0101 ) 2 D. ( 0.01101 ) 2 1-2．与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

A. （ 2 ）B. （ 4 ）C. （ 6 ）D. （ 8 ） 1-11．三态门的三个输出状态分别为：逻辑“1”、逻辑“0”和（ C ）A. （短路）B. （ 5V ）C. （高阻）D. （ 0.3V ） 1-12．与()x y xz ''+等价的逻辑关系为（ D ）A. XYZB. XY ’+XZ ’C. XY ’+X ’Z ’D. XY ’Z 1-13．逻辑式(),,2,3,4,5A B C∏等价的标准和表达式为（ B ）A. AB A B ''+B.(),,0,1,6,7A B C∑C. A B AB ''+D.(),,2,3,4,5A B C∑1-14．表示148个不同的符号或状态，至少需要多少位二进制编码（ C ）A.4位B. 6位C. 8位D. 10位1-15．对于按照逻辑式F AC BC '=+实现的电路，下列说法正确的是（ A ）A. 存在静态1型冒险B.存在静态0型冒险C.存在上述两种冒险D. 上述两种冒险都不存在二、选择题（单选题，每题3分，共45分）2-1．逻辑式(),,,6,7,8,9,13,14,15W X Y Z∑的最简和之积表达式为（ A ）A. ()()()W Y X Y X Y Z ''++++B. ()()()W Y X Y X Y Z '''''++++C. ()()()W Y Z X Y W X Y '''''+++++D. ()()()W Y Z X Y W X Y '''+++++2-2．利用二选一多路复用器(Y=SD 1+S ’D 0)，可以实现多种不同的逻辑功能。

下面电路中，能够实现F=A ⋅B 功能的是（ A ）。

2-3. 用卡诺图(Karnaugh Map )求下列逻辑函数F =)15,4(d )13,9,8,7,6,5,1(ZY,X,W,+∑的最简积之和表达式（与或表达式）是（ B ）A ． F= W ’X + Y ’Z + WX ’Z ’ + XZB 。

F= W ’X + Y ’Z + WX ’Y ’C ． F= W ’XY + Y ’Z + WX ’Z ’D 。

F= W ’XZ ’ + Y ’X ’Z + WX ’Z ’ + XZ2-4. 在同一四变量逻辑系统中，函数F1 = ∑ABCD (2,4,5,7,9,14) 和F2 = ∏ABCD (1,6,8,10,11,13) 之间满足（ A ）关系。

A. 对偶B. 相等C. 香农展开D. 反演（互非）2-5. 采用与或结构设计一个3输入表决器（输入占多数时输出高电平），至少需要采用多少个与门（ B ）A. 2个B.3个C.4个D.5个2-6. 已知逻辑函数为：F =(((A +B)’ + C ’ )’ + D)’, 在下面的四张真值表F I 、F II 、F III 、F IV 中，符合上述要求的真值表是（ C ）。

A. F IB. F IIC. F IIID. F IVA B C D F IF IIF IIIF IV 0 0 0 0 1 0 1 0 0 0 0 1 1 1 0 1 0 0 1 0 1 0 1 0 0 0 1 1 1 1 0 1 0 1 0 0 1 0 1 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 1 1 0 0 0 1 0 1 0 1 0 0 1 0 1 0 1 1 0 1 0 0 1 0 D 1 0 1 1 0 1 0 D 1 1 0 0 1 0 1 D 1 1 0 1 0 1 0 D 1 1 1 0 0 1 0 D 11111D2-7. 已知二变量输入逻辑门的输入A 、B 和输出F 的波形如图所示，判断是（D）逻辑门的波形。

A. 与非门B. 异或门C. 同或门D. 无法判断2-8. 以下描述一个逻辑函数的方法中只有( C )能唯一表示。

A.表达式B.逻辑图C.真值表D.波形图2-9. 用八选一多路复用器74x151实现四变量函数∑=ABCD F )15,13,12,10,9,7,6,3(,若电路的部分连接如图所示，则74x151的输入D2端应接（ A ）。

A. 逻辑0 B. 逻辑1 C. 输入D D. 输入D 取非2-10. 逻辑函数())12,11,10,3,0(15,14,9,8,2,1,,,d FZ Y X W +=∑;其最简和之积表达式为( B ).A. ( (W +X ’)(X ’+Y+Z ’) )B. ( (W+X ’)(X ’+Y) )C. ( (X+Y ’) (W ’+X) )D. ((W ’ +X)(X+Y ’+Z) ) 2-11. 计算机内以2的补码形式存有多个二进制有符号数。

所有数字的长度都是8位。

则若计算机内数码A=01011010, B=10001011, 则 -A+B=（ B ）。

AF BA.（00110001,无溢出）B.（00110001,溢出）C.（00110101,溢出）D.（00110101,无溢出）2-12．在下列电路中，设每个门电路的平均延迟时间为5ns 。

在稳定状态下，若A 在时间t=0时从高电平突变到低电平，则F 发生第二次电平变化的时间为( D )A.t=5nsB. t=10nsC. t=15nsD. t=20ns2-13．优先编码器74LS148输入为: I 0-L ，I 1-L ，I 2-L ，I 3-L ，I 4-L ，I 5-L ，I 6-L ，I 7-L ，输出为Y 2-L ,Y 1-L ,Y 0-L 。

I 7-L 具有最高优先级，当使能输入S _L =0 ， I 2-L =I 5-L =I 6-L =0, I 0-L =I 1-L =I 3-L =I 4-L =I 7-L =1时，输出Y 2-L ,Y 1-L ,Y 0-L 应为( B ).A.( 110 )B. ( 001 )C. ( 010 )D. ( 101 )2-14．右边电路中，当C1，C2=（ D ）时，F=(A+B)’。

A ．（0，0） B ．（0，1） C ．（1，0） D ．（1，1）2-15．某组合逻辑电路的输入波形A ，B ，C 和输出波形F 如下图所示。

该电路的标准和表达式为（ D ）A. (),,1,3,5,7A B C∑B. (),,0,2,4,6A B C∑ C. (),,2,3,5,7A B C∑D.(),,1,2,4,7A B C∑三、选择题（多选题，每题2分，共10分）评分要求：全对得2分，有错扣1分，全错不得分。

3-1．已知有二输入逻辑门，输入A 、B 与输出F, 若满足A=1, B=1时, F=0，则A , B 与F 之间的逻辑关系可能是( A 、 C 、 D )A. 异或B. 同或C. 与非D. 或非3-2．在4输入CMOS 与非门的使用中，如有未用输入信号端应作（ A 、B ）的处理。

A. ( 接电源正极 ) B. ( 接逻辑“1” ) C. ( 接逻辑“0” ) D. ( 接地 )3-3．下列可能产生两组竞争—冒险问题的逻辑函数是( A 、D )A. F=A’·B + A·C + B’·CB. F=A’·B + A·C + B·CC. F=(A+B)·(B’+C)·(C+D)D. F=(A+B’)·(B+C)·(C’+D)3-4．已知函数)'''()''(),,,(C B D C AB D C B A F ++=，则它的最简表达式有（ A 、B ）。

A.（ A ’+B+C ’D ’ ） B.（ (A ’+B+C ’)(A ’+B+D ’) ） C.（A ’+B+B ’C ’D ’） D.（A ’+B ）3-5．使得4输入CMOS 或非门的输出为“0”的输入情况有 ( A 、D 、E )A. 全部输入取“1”B. 全部输入取“0”C. 全部输入悬浮（不接）D. 全部输入中有“0”E. 全部输入中有“1”四、分析、设计题部分：4-1．试采用与或结构设计一输入为8421BCD 码的译码器，分别采用利用无关项进行化简和不利用无关项进行化简，请比较两种方案实现的译码器中所使用的一级与门数量以及与门输入端数量的差异。