第四讲 ASIC的版图设计方法
什么是ASIC技术？ASIC设计方式的演变
什么是ASIC技术？ASIC设计方式的演变 提供规定的全套功能，通常是用于专门设备中的集成电路。
按用户需要，面向特定用途而专门设计制作的集成电路。
大量生产并标准化的通用集成电路一般不能满足全部用户的需要，研制新的电子系统常需各种具有特殊功能或特殊技术指标的集成电路。
定制集成电路是解决这个问题的重要途径之一，是集成电路发展的一个重要方面。
按制作方式可分为全定制集成电路和半定制集成电路。
全定制集成电路是按照预期功能和技术指标而专门设计制成的集成电路，制造周期长、成本高，制成后不易修改，但性能比较理想，芯片面积小，集成度高。
半定制集成电路制法很多，其中的门阵列法是先将标准电路单元如门电路加工成半成品（门阵列、门海等），然后按用户的技术要求进行设计，将芯片上的各标准电路单元连成各种功能电路，进而连成所要的大规模集成电路。
采用此法，从预制的半成品母片出发，借助计算机辅助设计系统，只须完成一、两块连线用的掩膜版再进行后工序加工，即可得到预期的电路。
因此研制周期大大缩短、成本降低、修改设计方便，宜于大批量生产。
缺点是芯片面积利用率低，性能不如全定制集成电路。
ASIC的设计手段的演变过程 IC的设计方法和手段经历了几十年的发展演变，从最初的全手工设计发展到现在先进的可以全自动实现的过程。
这也是近几十年来科学技术，尤其是电子信息技术发展的结果。
从设计手段演变的过程划分，设计手段经历了手工设计、计算机辅助设计（ICCAD）、电子设计自动化EDA、电子系统设计自动化ESDA以及用户现场可编程器阶段。
集成电路制作在只有几百微米厚的原形硅片上，每个硅片可以容纳数百甚至成千上万个管芯。
集成电路中的晶体管和连线视其复杂程度可以由许多层构成，目前最复杂的工艺大约由6层位于硅片内部的扩散层或离子注入层，以及6层位于硅片表面的连线层组成。
就设计方法而言，设计集成电路的方法可以分为全定制、半定制和可编程IC设计三种方式。
ASIC（ApplicaTIon Specific Integrated Circuits，专用集成电路），是指应特定用户要求或特定电子系统的需要而设计、制造的集成电路。
asic 工程师手册
asic 工程师手册
ASIC（Application-Specific Integrated Circuit）工程师手册是一个非常专业的技术指南，用于指导ASIC工程师进行集成电路设计、验证、测试和实现。
以下是一个可能的ASIC工程师手册的内容大纲：
第一章：概述
ASIC简介
ASIC的应用领域
ASIC的设计流程
第二章：集成电路设计基础
集成电路的基本构成
集成电路设计工具简介
集成电路设计语言（如Verilog和VHDL）
第三章：ASIC设计流程
需求分析
规格说明
架构设计
逻辑设计
物理设计
布线与布局
测试与验证
第四章：ASIC验证方法
仿真验证
形式验证
静态时序分析（STA）
物理验证（DRC/LVS）
第五章：ASIC测试技术
测试策略与测试计划
测试向量生成
内建自测试（BIST）
故障模拟与故障覆盖率分析
第六章：ASIC实现与版图绘制
工艺选择与参数提取
设计版图生成与后端物理合成
DFM（可制造性设计）考虑因素
最终版图检查与验证
第七章：ASIC制程与封装
制程技术简介
封装技术与材料选择
制程与封装测试方法
第八章：ASIC可靠性与可靠性分析
ASIC可靠性概述
环境应力对ASIC的影响
ASIC可靠性分析方法与工具介绍（如加速寿命测试、失效模式和效应分析）第九章：ASIC设计案例研究
案例一：数字信号处理（DSP）ASIC设计实例案例二：通信系统ASIC设计实例
案例三：高性能计算（HPC）ASIC设计实例。
专用集成电路Chapter4_IC数字版图设计方法
栅极 沟道 源极 CSB 衬底 耗尽层
CG S CG B CG D
栅氧化层 漏极 CD B
CGD G CGS D S
CD B 衬底 CSB
CGB (a) (b )
图2 - 19 MOS器件电容 (a) 寄生电容示意图； (b) 寄生电容电路符号示意图
ASIC Chapter 4 34/71
信息科学与技术学院
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栅极 栅极 C0 P-Si 栅氧化层 to x 栅极 C0 Cd ep
栅极
d P-Si
to x 耗尽层
(a ) C 栅极 C0 Cd ep d P-Si 反型层 耗尽层 0 .2 0 (c) 栅极 积累 to x
(b )
耗尽 C0
反型 低频
高频 UT (d ) UG
图2 - 18 MOS电容特性 (a) 积累层； (b) 耗尽层； (c) 反型层； (d) 电容特性
ASIC Chapter 4 29/71
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2) 耗尽层 • 当0<UG<UＴ 时， 在正的栅电压ＵG 的作用下， 衬底中的空穴受到排斥而离 开表面， 形成一个多数载流子空穴耗尽 的负电荷区域， 即耗尽层（见图 2 -18 （b））。 耗尽层电容由下式来计算： 0 Si （2 -16） Cdep A d
ASIC Chapter 4
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W1
W1
L
L
L
L
W
RL W
W
(a)
RL W (b )
W2 R 4 L ( L 4W1 ) (c)
W2
R 2 L ( L 2W1 ) (d )
半导体集成电路第4章版图设计与举例课件
计线宽。 前者表示所能达到的工艺水平，后者表示保
证一定成品率前提下所能达到的工艺水平。 最小掩模线宽可根据实际的工艺确定。 对TTL一般4~10um
•半导体集成电路第4章版图设计与举例
•10
二、掩膜图形最小间距
版图设计时，版图上各相邻图形间的 最小间距。 显然，制作到Si平面时，图形的实际位置将与
•
设计中常用BC短•半接导体及集成单电路第独4章B版图C设计结与举两例 种结构。
•25
二、SBD
SBD在集成电路中可作为二极管独立使
用，也可以与晶体管组合构成抗饱和晶体管。
1、SBD版图设计考虑
要求：面积小 ，减小结电容；
串连电阻小，提高钳位效果；
反向击穿电压高。
在设计中，由于rSBD 与结电容的要求相
•
△WMAT-2－0.8xjc+Wdc-B+Gmin
7、DB-I 基区窗口到隔离窗口间距
•
△WMAT+0.8xjc-0.8xjI+Wdc-c+WdI-C+Gmin
•
XjI~125%Wepi-MAX
8、Dc-B n+集电极窗口到基区窗口间距
△WMAT+0.8xjc+0.8xje+Wdc-c+Gmin
9.Wc孔 集电极n+孔宽
目的：实现电路中各个元件的电隔离
规则：
1、集电极等电位的NPN管可共用一个隔离区（基极
等电位的PNP管可共用一个隔离区）
2、二极管按晶体管原则处理。
3、原则上，所有硼扩散电阻可共用同一隔离区。
4、当集电极电位高于硼扩散电阻的电位时，晶体管
05第四讲ASIC的版图设计方法
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一、全定制设计方法
Full-Custom Design Approach
以人工设计为主 计算机作为绘图与规则检查工具起辅助作用
– 元器件, 最佳尺寸（性能、驱动力、面积） – 拓扑结构, 要有最合理的布局（面积） – 连线, 要寻找到最短路径（延时）
全定制设计IC的特点
– 设计成本高（人工慢、上市时间长） – 制造成本低（面积小） – 性能好（连线短）
• 所有的库单元在入库时都必须进行严格的设计规 则检查和电连接性检查, 确保其万无一失的正确性 和可靠性。
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库单元设计中需要注意的地方
1. 单元最上端布以贯穿整个单元的铝线, 作为电源线VDD, 单元最下端布以贯穿整个单元的铝线, 作为地线VSS, 这样在单元拼接时, 电源线和地线就以可以直接分别相连
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库单元三种描述方式的意义
• 单元的逻辑符号用以建立逻辑图 • 单元的拓扑版图描述单元版图的外形尺寸、
输入/输出的位置 • 为使单元之间的连线都处于布线通道之内,
单元本身的I/O口必须处于单元的上下两排 • 单元的掩膜版图才是最终的有效制版信息 • 注意每种单元的三种描述之间名称要一一
– 在设计者力所能及的情况下( 时间与正确性的把握)
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64路PDP显示扫描驱动芯片
洪慧博士生（2002.9-2007.9）
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18 bit 音频 ADC 版图
马绍宇博士生（2003.9-2008.10）
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ASIC设计流程和方法
Ｐａｄｓ、边界扫描逻辑、核心功能逻辑，以及ＰＬＬ时
钟模块，然后再对核心功能逻辑依据功能进一步细 化。核心功能部分将是ＲＴＬ编码设计的重点部分， 下面就这一部分展开说明。
４．形式验证（逻辑综合的Ｎｅｔｌｉｓｔ与带有ＣＴ信 息的Ｎｅｔｌｉｓｔ之间）、ＳＴＡ；
５．Ｄｅｔａｉｌｅｄ Ｒｏｕｔｉｎｇ，ＤＲＣ； ６．Ｐｏｓｔｌａｙｏｕｔ
Ｃｌｏｃｋ主要的优点在于能够降低功耗面
积，也可以简化逻辑从而提高频率。在编码时需要 考虑无Ｇｌｉｔｃｈ的门控信号设计。同时，在ＤＦＴ设计 时，由于触发器的时钟是前一级逻辑的输出（其他 派生时钟也有同样的问题），为了测试这类触发器， 需要为时钟增加一级Ｍｕｘ，在正常工作模式下，采用 派生时钟，在扫描测试时采用正常的时钟。门控时钟
ｅｎｄｍｏｄｕｌｅ
这个代码在ＲＴＬ级仿真时是不会有任何问题 的，其中潜在的问题留待后面讨论。
２．２同步设计和跨ａ，－ｔ＊Ｏ域数据传输
尽管异步系统有很多优势，如低功耗，也没有同 步系统中让工程师头疼的时钟分布以及ｓｋｅｗ问题， 但是其复杂的各种握手协议，以及异步电路在测试 上的困难，使得同步系统还是数字电路设计的首选。 同步设计的一个特点就是所有的时序单元都是对统 一的时钟边沿敏感。要使整个芯片只采用一个时钟 并不现实，因此，异步时钟域之间的数据传输以及其 中的一些问题将是本节讨论的重点。 通常，为了能够更好的综合和ＳＴＡ，需要对设计 进行划分，一般的原则是将异步时钟域之间有数据 交换的部分独立出来单独处理，其他的模块都在单 一的同步时钟域中工作。对于这些模块如何在综合 过程中特殊处理在下面的章节中讨论，本节主要讨 论在代码设计中需要考虑的问题。 异步时钟之问的亚稳态（Ｍｅｔａｓｔａｂｉｌｉｔｙ）问题，亚 稳态主要是由于被采样数据的变化十分靠近采样时 钟的边沿引起的，这样接收（采样）触发器的输出就 是亚稳态，并在传输过程中发散而引发逻辑错误，也 就是通常所说的同步失败。在同步时钟域中的这种
asic电路设计 -回复
asic电路设计-回复[aic电路设计] 是指以应用特定集成电路（Application Specific Integrated Circuit，ASIC）技术为基础，设计和开发用于特定应用的定制化集成电路的过程。
ASIC电路设计在当今科技领域起着重要作用，本文将逐步解释ASIC电路设计的关键步骤，并介绍其中的一些关键技术和应用领域。
第一步：需求分析ASIC电路设计的第一步是进行需求分析。
这涉及到理解客户对电路性能、功耗、面积和成本等方面的要求。
只有明确需求，才能确保设计的输出与预期相符。
第二步：架构设计基于需求分析，设计师需要进行架构设计。
这包括确定电路的整体结构和功能模块，以及模块之间的通信方式和数据流。
架构设计决定了电路的整体性能和灵活性。
第三步：电路设计在电路设计阶段，设计师将电路架构转化为具体的逻辑电路和电路原理图。
这包括选择合适的数字或模拟电路组件，进行逻辑门和时序设计，以及电路仿真和验证。
第四步：物理设计物理设计是将电路设计转化为实际的物理芯片版图的过程。
这包括划分电路版图，设计电路布局和布线，以及进行电磁兼容性和功耗优化。
物理设计对最终电路的性能和面积至关重要。
第五步：验证和仿真验证和仿真是确保电路设计符合预期要求的重要步骤。
通过使用专业的EDA工具（如Verilog和VHDL）进行仿真和验证，设计师能够检测和纠正潜在的逻辑和时序错误，以确保电路的正确性和稳定性。
第六步：制造与测试一旦电路设计完成并通过验证，接下来是进入制造和测试阶段。
制造包括使用光刻和蚀刻等工艺将电路版图转化为实际的芯片。
测试则包括芯片的功能、性能和可靠性测试，以确保芯片在实际应用中的可用性。
ASIC电路设计的关键技术：1. 逻辑门设计：逻辑门设计是将数字逻辑电路设计转化为逻辑门电路的过程。
通过选择合适的逻辑门类型和布局，可以实现高速、低功耗和小面积的数字电路设计。
2. 时序设计：时序设计涉及到电路中各个时钟域之间的时序关系与处理。
ASIC设计流程
3.1 电路设计
功耗 电路面积 可测性
Q[2 ]
3.1.1 功耗
通过适当 的电路设 计，可以 减小电路 的功耗。
1 CNT _ 3 M 8 4 _ eq 4 3'b100 D 0 Q
CL K_ 1 9 M 2
Q[0 ]
Q[1 ]
D
Q
D
RS T
S AM P L E _ OUT Resetn
CL K
CNT _ 20 min (18 BIT ) 0 D RST Q 0
0 1
B
1
CL K W a tch Rese t CL K_ 19 M2
S L O T _ S Y NF L AG R D C S G E N _ S T A T U S F L AG R D C S
D sp d ecr eg _ R D C S U 8 K _ E R R OR R DC S
0 C 1 7'h1 fffe 1 D RST
1
1 3'd6 25 0
RST _DE L AY_ GAT E D Q RST _DE L AY
CNT _ 7m s(17 BIT ) Q CNT _ 10 min [17 :5]
SE T CL K DFF_ SE T
Slot1 _6 _0 [6:0 ]
2.3 模块划分
ZPC01芯片的模块： 1 BOOTDEC 2 DSPDECREG 3 QPSKCLOCK 4 TIMING 5 UINT 6 QPSKSR 7 ADSAMPLE 8 CPUDECREG 9 RECRFPLL 10 TEST
3. 模块设计
电路设计 代码实现 功能验证 电路综合 综合后的功能验证
D S P _ A [0 ]
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标准单元版图布局
PAD
Channel
等高 不等宽
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Cell
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标准单元法的特点
• 布线通道
– 当两排元件之间的连线较少时, 布线通道就窄些, 以减少 面积浪费; – 当两排元件之间的连线较多时, 布线通道就宽些, 以保证 布通率
硕士生陈磊、蔡友（2005.9-2007.7）
1P6M
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40nm高铁系统无线应答器ASIC*
博士生刘晓鹏（2009.9 ~2014.9）
•
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标准单元法中的单元库和库单元
• 标准单元法中一个很重要的工作是建 库, 繁复的建库工作需要大量人力和时间的投入 • 每一种逻辑功能需要相应的库单元与之对应 • 同一种逻辑的单元会因为驱动能力的不同而有不 同的型号和不同的版图面积 • 单元库中的每个（库）单元都有三种描述形式:
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EMC试验/寿命试验/高低温/
– 浪涌（雷电）（2KV, 4KV） – 快变脉冲群（振铃） – 空间辐照（辐射）（9K-80MHz，80M – 1GHz） – 静电ESD（接触式、非接触式，4KV, 8KV）
• 寿命实验（10万次以上） • 高低温实验（- 40°C – 85°C） • 噪声实验（25dB以下）
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标准单元法设计ASIC
• 采用标准单元设计IC时, 只需调用各单元的拓扑版 图即可
– 拓扑版图的简单外形大大压缩了数据的处理量 – 有助于设计者的直观检查
• 经过自动布局布线处理后, 再进行一次数据转换, 将拓扑版图转换成掩膜版图, 得到最终可供制版 的掩膜数据（GDS-II） • 所有的库单元在入库时都必须进行严格的设计规 则检查和电连接性检查, 确保万无一失的正确性和 可靠性。
– 全定制设计法(模拟IC) – 标准单元设计法(数字IC)
• 现场可编程器件法(第七讲介绍)
– ROM、PROM、EPROM、EEPROM系列
版图的基本要素
– PAL、GAL系列
– CPLD、FPGA系列
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二、标准单元法（半定制设计方法） Semi-Custom Design Approach
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移位寄存器和锁存器的放大版图（1千倍）
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700V高压PWM芯片( 3um BCD)*
硕士生梁剑（1998.9-2001.3）
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18 bit 音频 ADC 版图（0.18um）
博士生马绍宇（2003.9-2008.9）
移位寄存器和锁存器
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整体版图
A
B C
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高压输出电路版图(A)
2018/9/22
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高低压转换接口部分的版图(B)
2018/9/22
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移位寄存器和锁存器版图(C)
2018/9/22
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2018/9/22
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漏电保护器ASIC芯片(0.5um)*
硕士生付文（2006-2008）
数 字 电 路
模 拟 电 路 I/O PAD
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优化设计（2.2→0.72 mm2）
硕士生范镇淇（2008.9-2011.3）
1.8mm
0.9mm
模拟 电路
– 单元的逻辑符号(以L表征) – 单元的拓扑版图(以O表征) – 单元的掩膜版图(以A表征)
2018/9/22
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逻辑“非门” （倒相器）的 逻辑符号、拓扑版图、掩膜版图
2018/9/22
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库单元三种描述方式的意义
• 单元的逻辑符号用以建立逻辑图 • 单元的拓扑版图描述单元版图的外形尺寸、 输入/输出的位置 • 为使单元之间的连线都处于布线通道之内, 单元本身的PIN口必须处于单元的上下两排， 从上、下都可链接 • 单元的掩膜版图才是最终的有效制版信息 • 注意每种单元的三种描述之间名称要一一 对应
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标准单元法中“等高不等宽”原则
• 基本逻辑门单元的逻辑功能和驱动能力不 同, 其版图面积也不同 • 单元版图设计必须满足一个约束条件-“等高不等宽”原则
– 宽度可以不一致, – 但高度却必须完全相等 此原则是标准单元设计法得以实施的保证 – 既保证了器件（门单元）的多元化， – 又保证了走线通道的规则化
博士生曹天霖（2011-）
2018/9/22
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空调马达驱动电路（500V SOI）
博士生张世峰（2009.9-2014.9）
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43/60
博世三相马达驱动电路(60V BCD)*
博士生陈雅雅（2013.3-）
2018/9/22
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炼钢炉炉温控制ASIC(0.5um CMOS)*
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9、PAD压焊块（CP ） ZDLX-1H
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问题
• 少了哪几块版图？ • 为什么少了？
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PDK中的PCELL
PMOS PNP NMOS
电阻 电感 电容
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64路PDP显示扫描高压驱动芯片*
博士生洪慧（2002.9-2007.9）
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PDP数字电视显示器驱动芯片
整体电路图
高压输出
高低压转换 移位锁存
3 3
3
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高压输出电路部分
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高低压转换接口电路
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1、N 阱（TB） ZDLX-1H
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2、有源区（TO）ZDLX-1H
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3、多晶硅栅（GT） ZDLX-1H
2018/9/22
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4、P+源漏区（SP） ZDLX-1H
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9/60
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18 bit 音频 DAC 版图（0.18um）
博士生黄小伟（2003.9-2009.3）
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锂离子电池保护器(0.6um CMOS)*
2018/9/22
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光电图像传感器(0.6um CMOS)*
硕士生周鑫（2001.9-2004.3）
2018/9/22
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65nm 2.4GHz、6GHz 小数分频 PLL
硕士生梁筱、杨伟伟（2009.9-2012.3）
2018/9/22
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40/60
40nm 60GHz PLL
博士生周骞（2012.9）
2018/9/22
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100K-200 KHz 带通 ADC
• 标准单元法也叫库单元法，用在数字IC设计中。 • 先将IC设计中可能会遇到的所有基本逻辑门单元(含 I/O单元)的版图用全定制的方法设计好后存入库中
– 按照最佳设计原则（速度、面积）
– 遵照一定的外形尺寸约束（等高不等宽）
• 实际设计ASIC时
– 从单元库中调出所要的单元版图
– 按照一定的拼接规则拼接 – 留出平行且宽度可调的布线通道（水平与垂直走线分层）
• 逻辑门单元
– 同一种功能的逻辑门，可有不同的版图宽度，用户可根 据对驱动能力的不同需求调用不同宽度的单元。
• I/O压焊块
– 四周I/O压焊块的个数可根据实际需要安置（排布1-4边）
– 面积或受CORE限制，或受I/O个数限制
2018/9/22
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带内波纹抽取/插值滤波器(0.18um)
– 设计成本高（人工慢、贵、上市时间长） – 制造成本低（面积小，更多的产出） – 性能好（连线短，延时小）
2018/9/22
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全定制版图适应对象
• 产量浩大的通用集成电路
– 从成本与性能考虑
• 模拟集成电路（含高压及功率集成电路）
– 器件多样、电路形式无规则（相对于数字电路而言）
2018/9/22
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一、全定制版图设计方法 Full-Custom Design Approach
以人工设计为主 计算机作为绘图与检查工具起辅助作用
– 元器件, 要最佳尺寸（性能、驱动力、面积） – 拓扑结构, 要有最合理的布局（面积） – 连线, 要寻找到最短路径（延时）
全定制设计IC的特点
浙大微电子
34/60
2018/9/22