自动售报机设计

《自动售报机》设计
一、实验目的
1.通过实验掌握状态机的特点及其设计；
2.通过编写程序掌握ModelSim仿真软件的使用方法和操作流程，并更加熟练的使用
Verilog语言。

二、实验要求
1.实验重述
自动售报机设计
1）报纸价格为15分
2）投币器只能接受5分和1角的硬币
3）必须提供适当数目的零钱，投币器不找钱
4）合法的硬币组合包括
●1个5分的硬币和1个1角的硬币
●3个5分的硬币
●1个1角的硬币和1个5分的硬币
●2个1角的硬币是合法的，但投币器不找钱
2.设计电路
1）当投入硬币时，一个两位的信号coin[1:0]被传送到数字电路。

保持一个时钟周
期。

2）输出：1位。

每次当投入的硬币总数为15分或者超过15分时，输出信号newspaper 变为高电平，并且保持一个时钟周期。

此时，售报机的门打开。

3）一个同步复位信号
4）状态：S0=0分;S5=5分;S10=10分; S15 = 15分
3．状态图及状态定义
本实验共有四个状态，分别为S0、S5、S10、S15。

各个状态对映的信号为：
S0：newspaper=0 S5：newspaper=0
S10：newspaper=0 S15：newspaper=1
三、源程序及测试程序
本实验采用三段式状态机描述方法，根据下一状态的判断，用同步时序逻辑寄存有限状态机的输出。

1．源程序
module sell (coin,clock,reset,newspaper);
input [1:0] coin;
input clock,reset;
output newspaper;
parameter no_coin=2'b00; //表示没有输入
parameter nickel=2'b01; //表示5分
parameter dime=2'b10; //表示10分
parameter S0 = 2'b00, //输入为0分状态
S5 = 2'b01, //输入为5分的状态
S10 = 2'b10, //输入为10分的状态
S15 = 2'b11; //输入大于等于15分的状态
reg [1:0] state;
reg [1:0] next_state;
reg newspaper;
always @(posedge clock)
if (reset)
state<=S0;
else
state<=next_state;
always @(state)
begin
case(state) //各状态及对应的信号 S0: newspaper=1'b0;
S5: newspaper=1'b0;
S10: newspaper=1'b0;
S15: newspaper=1'b1;
endcase
end
always @(coin or state)
begin
case(state) //状态转移及条件
S0:
begin
if(coin==nickel)
next_state<=S5;
else if(coin==dime)
next_state<=S10;
else
next_state<=S0;
end
S5:
begin
if(coin==nickel)
next_state<=S10;
else if(coin==dime)
next_state<=S15;
else
next_state<=S5;
end
S10:
begin
if(coin==nickel)
next_state<=S15;
else if(coin==dime)
next_state<=S15;
else
next_state<=S10;
end
S15:
begin
newspaper=1'b1;
next_state<=S0;
end
default:next_state<=S0;
endcase
end
endmodule
2．测试程序
`timescale 1ns/1ns
module sell2;
reg clock,reset;
reg [1:0] coin;
wire newspaper;
parameter DELY=100;
sell FSM(coin,clock,reset,newspaper);
always #50 clock = ~clock;
initial
begin
clock=0;
reset=1;
coin=2'b00;
end
initial
begin
#DELY reset=0;
#DELY coin=2'b01;
#DELY coin=2'b10;
#DELY coin=2'b01;
#DELY coin=2'b10;
#DELY coin=2'b01;
#DELY coin=2'b10;
#DELY coin=2'b01;
#DELY coin=2'b01;
#DELY coin=2'b01;
#DELY reset=1;
#(DELY*300) $finish;
end
initial $monitor($time,,,"coin=%d clock=%d reset=%d
newspaper=%d",coin,clock,reset,newspaper);
endmodule
四、仿真波形
五、实验总结和体会
通过本次试验，使得我对于状态机的原理和设计有了较为清晰的了解，也对Verilog语言运用、Modelsim仿真软件的操作有了更深的掌握。

状态机不仅仅是一种电路描述工具，更是一种思想方法，它适合描述那些发生有先后顺序，或者有逻辑规律的事情。

状态机的运用使得很多复杂繁琐的问题有了清晰规范的解决思路，也使得问题更加易于理解。

通过学习本门课程，也对很多相关课程，如计算机组成原理，的学习起到很大的帮助，而通过完成本门课程的几次实验，初步掌握了Verilog语言的应用以及Modelsim仿真软件的操作流程，这对于以后的学习和工作肯定会有很大的好处。

而状态机的思想可以直接应用于计算机组成原理实验课程的CPU设计实验。

每一次的实验对自己来说都是一种提高和锻炼，都能看到自己的成长与进步。

虽然这门课程已经结束，但学无止境，我们要学以致用，真正的把学到的东西运用到以后的学习工作当中，从这个意义上来说我们对于本门课程的学习才刚刚开始。

我相信只要踏踏实实的学习，付出终会有回报！。