集成电路设计习题答案-章
集成电路版图设计习题答案第二章集成电路制造工艺
集成电路版图设计习题答案第2章 集成电路制造工艺【习题答案】1．硅片制备主要包括（直拉法）、（磁控直拉法）和（悬浮区熔法）等三种方法。
2．简述外延工艺的用途。
答：外延工艺的应用很多。
外延硅片可以用来制作双极型晶体管，衬底为重掺杂的硅单晶（n +），在衬底上外延十几个微米的低掺杂的外延层（n ），双极型晶体管（NPN ）制作在外延层上，其中b 为基极，e 为发射极，c 为集电极。
在外延硅片上制作双极型晶体管具有高的集电结电压，低的集电极串联电阻，性能优良。
使用外延硅片可以解决增大功率和提高频率对集电区电阻要求上的矛盾。
图 外延硅片上的双极型晶体管集成电路制造中，各元件之间必须进行电学隔离。
利用外延技术的PN 结隔离是早期双极型集成电路常采用的电隔离方法。
利用外延硅片制备CMOS 集成电路芯片可以避免闩锁效应，避免硅表面氧化物的淀积，而且硅片表面更光滑，损伤小，芯片成品率高。
外延工艺已经成为超大规模CMOS 集成电路中的标准工艺。
3．简述二氧化硅薄膜在集成电路中的用途。
答：二氧化硅是集成电路工艺中使用最多的介质薄膜，其在集成电路中的应用也非常广泛。
二氧化硅薄膜的作用包括：器件的组成部分、离子注入掩蔽膜、金属互连层之间的绝缘介质、隔离工艺中的绝缘介质、钝化保护膜。
4．为什么氧化工艺通常采用干氧、湿氧相结合的方式？答：干氧氧化就是将干燥纯净的氧气直接通入到高温反应炉内，氧气与硅表面的原子反应生成二氧化硅。
其特点：二氧化硅结构致密、均匀性和重复性好、针孔密度小、掩蔽能力强、与光刻胶粘附良好不易脱胶；生长速率慢、易龟裂不宜生长厚的二氧化硅。
湿氧氧化就是使氧气先通过加热的高纯去离子水（95℃），氧气中携带一定量的水汽，使氧化气氛既含有氧，又含有水汽。
因此湿氧氧化兼有干氧氧化和en +SiO 2n -Si 外延层 n +Si 衬底水汽氧化的作用，氧化速率和二氧化硅质量介于二者之间。
实际热氧化工艺通常采用干、湿氧交替的方式进行。
集成电路版图设计习题答案第九章集成电路版图设计实例
第9章集成电路版图设计实例【习题答案】1．版图设计关于数字地和模拟地的考虑事项是什么？答：一般的模拟集成电路中，通常既有数字信号又有模拟信号，数字信号和模拟信号之间容易发生干扰。
在版图设计过程中，还要考虑地噪声对电路的影响。
即在整体版图的设计中，需着重考虑电路噪声问题，按照尽量降低噪声的原则进行电路的整体布局。
首先，在总体版图的布局上，尽量将数字部分远离模拟部分，如果总体电路中模拟部分偏多，则在版图设计中将数字部分放在靠边的位置，而且把模拟部分中最容易被数字干扰的部分放到离数字部分最远的位置，同时在数字部分和模拟部分中间用接地的衬底接触来进行隔离，反之亦然。
其次，采用隔离环设计，对每个单元模块都用一层接地的衬底接触，一层接电源的N阱构成的隔离环来进行隔离。
对于整个模拟部分和数字也分别采用相同的隔离环隔离，数字电路的隔离环可以吸收数字电路的衬底噪声，从而可以减少通过衬底串扰到模拟电路的衬底噪声。
隔离环包的层数越多，理论上吸收衬底噪声效果越好。
但是要避免数字电路的p隔离环紧靠模拟电路的p型隔离环，因为在这种情况下数字地的噪声会串扰到模拟地。
从而使模拟地受到干扰。
最后，除了数字模块之外的其它单元模块尽量将距离缩短，这样一方面能尽量地减少互连线经过别的区域引入噪声，同时也能降低引线过长引起电压信号的衰减。
2．总结自己的版图设计技巧和经验。
3. 共质心MOS管设计时的注意事项是什么？答：低精度要求可采用一维共质心，高精度要求必须采用二维共质心。
共质心设计时需保证MO管的对称性和电流通路的对称性。
4. 静电保护的种类以及版图设计注意事项。
答：常用的二极管式的静电保护分为两种方式，一种是用MOS晶体管连接成二极管形式的静电保护，一种利用CMOS工艺中二极管的静电保护。
在MOS型静电保护版图设计中，主要考虑以下几点：●MOS管要分成多个管，叉指结构，以便形成多支路共同放电。
●因为放电瞬间流经MOS管的电流特别大，构成整个放电通路的任何导线的宽度一定要有足够保证，而且CMOS工艺对于每个接触孔能通过的电流密度还有要求，因此还要保证放电通路导线上孔的数目应尽量多。
最新半导体集成电路部分习题答案(朱正涌)
半导体集成电路部分习题答案(朱正涌)第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么?答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。
第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r ，其图形如图题2.2所示。
提示：先求截锥体的高度up BL epi mc jc epi T x x T T -----=- 然后利用公式： ba ab WL Tr c -•=/ln 1ρ ， 212••=--BL C E BL S C W L R rba ab WLTr c -•=/ln 3ρ 321C C C CS r r r r ++=注意：在计算W 、L 时, 应考虑横向扩散。
2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大? 答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。
2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。
给出设计条件如下：答： 解题思路⑴由0I 、α求有效发射区周长Eeff L ； ⑵由设计条件画图①先画发射区引线孔；②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边； ⑥由A D 先画出外延岛的三边； ⑦由C B D -画出集电极接触孔； ⑧由A D 画出外延岛的另一边； ⑨由I d 画出隔离槽的四周；⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件，若不满足，则要对所作的图进行修正，直至满足V V OL 4.0≤的条件。
芯片基础--模拟集成电路设计智慧树知到课后章节答案2023年下山东工商学院
芯片基础--模拟集成电路设计智慧树知到课后章节答案2023年下山东工商学院山东工商学院第一章测试1.跟数字集成电路设计一样，目前高性能模拟集成电路的设计已经能自动完成。
A:错 B:对答案:错2.模拟电路许多效应的建模和仿真仍然存在问题，模拟设计需要设计者利用经验和直觉来分析仿真结果A:对 B:错答案:对3.模拟设计涉及到在速度、功耗、增益、精度、电源电压等多种因素间进行折衷A:错 B:对答案:对4.CMOS电路已成为当今SOC设计的主流制造技术。
A:错 B:对答案:对5.MOSFET的特征尺寸越来越小，本征速度越来越快（已可与双极器件相比较），现在几GHz～几十GHz的CMOS模拟集成电路已经可批量生产。
A:错 B:对答案:对6.相对于数字电路来说，模拟集成电路的设计更加基础，更加灵活。
A:错 B:对答案:对7.片上系统，又称SOC，其英文全称是：A:System Operations CenterB:System on ChipC:Separation of concernsD:System of computer答案:System on Chip8.互补金属氧化物半导体，英文简称CMOS，其英文全称为：A:Complementary Machine Of SemiconductorB:Complementary Metal Oxide SemiconductorC:Complementary Metal Oxide SystemD:Cargo Machine Of Semiconductor答案:Complementary Metal Oxide Semiconductor9.模拟数字转换器, 英文简称ADC, 英文全称为：A:Ambulance to Digital ConverterB:Ambulance to Destination ConverterC:Analog-to-Digital ConverterD:Analog-to- Destination Converter答案:Analog-to-Digital Converter第二章测试1.MOS器件的源端和漏端不可以共用，不可以互换。
《集成电路设计(第2版)》习题答案1-5章
CH3
1． 写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。 意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。外延方法: 液态生长，气相外延生长，金属有机物气相外延生长 2．写出掩膜在 IC 制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制 造方法。P28,29 3．写出光刻的作用，光刻有哪两种曝光方式？ 作用： 把掩膜上的图形转换成晶圆上的器 件结构。曝光方式有接触与非接触两种。 4．X 射线制版和直接电子束直写技术替代光刻技术有什么优缺点？ X 射线（X-ray）具有比可见光短得多的波长，可用来制作更高分辨率的掩膜版。电子
影响，界面势阱的影响 6． 什么是 MOS 器件的体效应？ 由于衬底与源端未连接在一起，而引起的阈值电压的变化叫做体效应。 7． 说明 L、W 对 MOSFET 的速度、功耗、驱动能力的影响。 P70，71 8． MOSFET 按比例收缩后对器件特性有什么影响?
I DS
不变，器件占用面积减少，提高电路集成度，减少功耗
CH1
1． 按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定 律，请说出是什么定律？ 晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。MOORE 定律 2． 什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。 拥有设计人才和技术，但不拥有生产线。特点：电路设计，工艺制造，封装分立运行。 环境：IC 产业生产能力剩余，人们需要更多的功能芯片设计 3． 多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？ MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列 到一到多个晶圆上。意义：降低成本。 4． 集成电路设计需要哪四个方面的知识？ 系统，电路，工具，工艺方面的知识
(整理)集成电路设计习题答案1-5章
CH11．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。
MOORE定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。
拥有设计人才和技术，但不拥有生产线。
特点：电路设计，工艺制造，封装分立运行。
环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。
意义：降低成本。
4．集成电路设计需要哪四个方面的知识？系统，电路，工具，工艺方面的知识CH21．为什么硅材料在集成电路技术中起着举足轻重的作用 ?原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点? P10,11 3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4．说出多晶硅在CMOS工艺中的作用。
P13 5．列出你知道的异质半导体材料系统。
GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎样形成的，有什么特点?SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。
特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点？肖特基接触：阻挡层具有类似PN结的伏安特性。
欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。
8. 简述双极型晶体管和MOS晶体管的工作原理。
P19,21CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。
意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。
外延方法:液态生长，气相外延生长，金属有机物气相外延生长2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。
数字集成电路分析与设计 第五章答案
CHAPTER 5P5.1. For each problem, restate each Boolean equation into a form such that it can be translatedinto the p and n-complex of a CMOS gate.a. ()()Out ABC BD ABC BD A B C B D =+=+=+++b. ()()()Out AB AC BC AB AC BC A B A C B C =++=++=+++c. ()()Out A B CD A AB C D A A B CD A A B CD A =+++=++=+++=++AbVddVddAb BbAAbVddP5.2.AP5.3. First, convert the equation into its p and n-complex.()()()()()()()()()()()Out A B C BC AB AB C BC AB AB C BC AB AB C BC AB AB C BC AB AB C B C =⊕+=++=++=+=++=+++VddP5.4. The truth table is given below in terms of voltages. The function is F A B =The worse case V OH is V DD and the worse case V OL is 0V.P5.5. The first circuit is a NOR gate while the second is a NAND gate. The V OL and V OHcalculated are for the worst-case scenario. To find this, assume only one transistor turns on, this just reduces to a pseudo-NMOS/PMOS inverter, so the other transistors are not important.a. The V OL for the pseudo-NMOS (in 0.18μm) is:()()()2,1N N OXNSAT OX P GSP TPP SATOL W C L N DD TN GSP TP CP PDD TN SAT P N OX v C W V V I V k V V V V E L V V v W L C μ-==--+-=()2DD TP N N OX V V W C μ-()()()()()20.1DD TP CP P DD TN SAT P N DD TPDDN N DD TP CP P DD TN V V E L V V v W L V V V W V V E L V V μ-+--==-+-()()()()()()()()()()()()226440.18100.2100.210 1.80.50.14μm=1.40.11.8270 1.80.5240.2 1.80.5SAT P N DD TPN DD N DD TP CP P DD TN v W L V V W V V V E L V V μλ---=-+-⨯⨯⨯-==-+-Since the minimum width is 2λ, we make that the width. The V OH for the pseudo-PMOS (in 0.18μm) is:()()()()()()2221SDPSDP CP PN P V P OX P SGP TP SDP SAT OX N GSN TN V GSN TN CN N N E L SAT OX I sat I lin C W V V V v C W V V V V E L L v C μ=---=-++()2P OX N DD TN DD TN CN NC W V V V V E L μ-=-+()()()()()()2201DD OH DD OH CP PV V P DD TPDDOH V V P E L W V V VV L ------+()()()()()()20.1824620.184.8(70) 1.80.50.180.2(10)(810)1.80.51.80.5 1.21P P W L ---⨯-=-++4.2P W λ≈The pseudo-PMOS circuit will have bigger devices than the pseudo-NMOS.P5.6. The steps to solving this question are the same as the pseudo-NMOS question in Chapter4.a. For V OH , recognize that GS T V V >= for operation so the output can only be as high asDD T V V -. Since 0SB V ≠, body effect must be taken into account and the full equationis:()()()001.20.40.2OH DD T DDT V V V V Vγγ=-+=-+=-+ Iteration produces V OH =0.73V.b. For V OL , we must first recognize that the worst-case V OL occurs when only one of the pull-down transistors is on. Next we identify the regions of operation of the transistors. In this case, the pull-up transistor is always in saturation and the pull-down is most likely in the linear region since it will have a high input (high V GS ) and a low output (low V DS ). Then, we equate the two currents together and solve for V OL :()()()()()()()()221222222211111224620.61(1)(270)1.20.4(0.13)(10)(810)1.20.42(1.20.42)0.61DS DS CN OL OLV N OX GS T DS sat OX GS T V GS T CN E LV OL OL V OL I sat I lin W C V V V W v C V V V V E LL V V V μ-=---=-++--⨯--=--++Using a programmable calculator or a spreadsheet program, V OL = 0.205V. The dc current with the output low is:()()()()2222222260.20520.2050.61(1)(270)(1.610)1.20.4(0.205)146.5DS DS CN V N OX GS T DS DS V ELW C V V V I L Aμμ---=+⨯--=+=The power with the output low is:(46.5)(1.2)55.8DS DD P I V A V W μμ===P5.7. See Example 5.2 which is based on the NAND gate. This question is the same except thatit addresses the NOR gate.With both inputs tied together, 88N P W W λλ==2χ=== ()()1.80.520.50.77V 112DD TP TNS V V V V χχ-+-+===++In the SPICE solution, the reason why the results vary for input A and B is due to body-effect.P5.8. The solution is shown below. Notice that there is no relevance with the lengths andwidths of the transistors when it comes to V OH , although they the do matter when calculating V OL.01.80.50.3 2.51Vout GG T GG out T V V V V V V γ=-=++=++=P5.9. For t PLH , we need to size the pull-up PMOS appropriately.()()()()15120.70.720.70.73010010845010PLH eqp LOAD p SQLOAD PLHLt RC R C WL W R C k t λλ--====Ω⨯=⨯For V OL :()()()()()()()()()()()()()2246660.1220.10.63 4.210810 1.610 1.20.4 1.08mA1.20.4240.1(270)(1.610)1.20.40.11138.577377232(3OLOL CN P sat OX GS T P GS T CP V N N OX OL TN OLN P V N N E LNN NW v C V V I sat V V E LW C V V V W I sat L L W W W stack L μλλλ---⨯⨯⨯--===-+-+--⨯--==++===⨯=2)155(2)W stack λ=P5.10. The circuit is shown below:()()()()()()()()31512315120.720.70.7301075106350100.720.70.712.510751026.6275010PLH EQP LOAD PP EQPLOAD PLHPHL EQN LOAD NN EQNLOAD PHLLt RC R C W L W R C t Lt RC R C W L W R C t λλλλλ----====⨯⨯=⨯====⨯⨯=≈⨯Because the number of transistors in series is more than one, we must multiply the widths by the appropriate number. Here, all the NMOS transistors will have a width of 54λ. The PMOS transistors will have widths of 126λ and 190λ, respectively.P5.11. We estimate the dc power and dynamic switching power for this problem.a. The circuit’s dc power can be computed by computing the dc current when the output is low. This is given by I DS =550uA/um x 0.1um=55uA. Then P DC =66uW when the output is low.b. Its dynamic power can be calculated by simply using the equation 2dyn DD P CV f α=. Therefore, P dyn =(50fF)(V DD -V TN )(V DD )(100MHz)=4.4uW.P5.12. The pseudo-NMOS inverter has static current when the output is low. We can estimate itas:()()()()()()()()224660.110810 1.610 1.20.425.6A 1.20.4240.1P sat OX GS T P GS T CP W v C V V I sat V V E Lμ--⨯⨯⨯--===-+-+Then the average static power is P stat =(25.6uA)(1.2)/2 =15.4uW.The dynamic power is dyn DD swing avg P CV V f ==(50fF)(1.2)(1.1)f avg assuming that V OL is 0.1V.For the CMOS inverter, the static power is almost zero: P stat =I sub V DD . It is far less than the pseudo-NMOS case. The dynamic power dyn DD swing avg P CV V f ==(50fF)(1.2)2f avg is slightly larger than the pseudo-NMOS case.VVINCMOS InverterV V INPseudo-NMOSP5.13. Model development to compute αsc .P5.14. The energy delivered by the voltage source is:()()200202DDDDV C sourceDD DD L L DDCL DDV CDDcap C LC L C C LdvE i t V dt V C dt C V dvC V dt dv V E i t v dt C v dt C v dv C dt∞∞∞∞========⎰⎰⎰⎰⎰⎰As can be seen, only half the energy is stored in the capacitor. The other half was dissipated as heat through the resistor.P5.15. The average dynamic power does not depend on temperature if the frequency stays thesame. However, the short-circuit current will increase as temperature increases. In addition, the subthreshold current increases as temperature increases. So the overall power dissipation will be higher. P5.16. The circuit is shown below. The delay should incorporate both Q and Qb settling in400ps. All NMOS and PMOS devices are the same size in both NAND gates.QQW()()()()()()()()15331220.70.70.70.720.71001030100.1212.5100.10.72400101μm N P P PHL PLH UP LOAD DOWN LOAD LOAD eqp eqn P N LOAD eqp eqn LOAD eqp eqn PL Lt t t R C R C C R R W W C R L R L WC R L R L W t --⎛⎫=+=+=+ ⎪⎝⎭+=++==≈P5.17. The small glitch in J propagates through the flop even though it is small. This is due tothe fact that the JK-flop of Figure 5.20 has the 1’s catching problem. P5.18. The small glitch in J does not propagate through the flop since the edge-triggeredconfiguration does not have a 1’s catching problem.P5.19. The positive-edge triggered FF is as follows:QQDS(a) With CK=D=0 and S=R=1, the outputs are(b) Now CK=0。
拉扎维模拟CMOS集成电路设计第二章作业答案详解完整版
gmnC O XW LV D SnC O XW L(1 V x)
② 当1V<VX<1.2V时,MOS管工作在线性区
I X 1 2 n C O X W L [ 2 0 . 2 ( V X 1 ) ( V X 1 ) 2 ] 1 2 n C O X W L ( 1 . 4 V X ) ( V X 1 )
W
W
gmnC O XLV D SnC O XL(V x 1 )
精品课件
③ 当VX≥1.2V时,MOS管工作在饱和区
IX
+
IX 1 2n C O X W L ( V G S V T H )2 1 2n C O X W L (0 .2 )2
1.9V
VX
M1
-
+
g mn C O XW L(V G S V T H )0 .2n C O XW L
1
ID2
pC oxL W eff (V G SV TH)2(1p3)
ID4 .8 1 0 3(V S G0 .8 )2
08.8541012F/msio2 3.9
Cox
0 sio2 tox
3.837103F/m2
精品课件
2.2 W/L=50/0.5, |ID|=0.5mA，计算NMOS和PMOS的跨导 和输出阻抗，以及本证增益gmro
解：
gm
2Cox
W L
ID
ro
1 ID
gmro
2CoxW LID1 IDA
W L ID
精品课件
2.4 分别画出MOS晶体管的ID~VGS曲线。a) 以VDS作为参
数；b)以VBS为参数，并在特性曲线中标出夹断点
解：以NMOS为例
+
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
集成电路设计习题答案-章
CH1
1( 按规模划分，集成电路的发展已经经历了哪几代,它的发展遵循了一条业界著名的定
律，请说出是什么定律,
晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。
MOORE定律
2( 什么是无生产线集成电路设计,列出无生产线集成电路设计的特点和环境。
拥有设计人才和技术，但不拥有生产线。
特点:电路设计，工艺制造，封装分立运行。
环境:IC产业生产能力剩余，人们需要更多的功能芯片设计
3( 多项目晶圆(MPW)技术的特点是什么,对发展集成电路设计有什么意义, MPW:把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。
意义:降低成本。
4( 集成电路设计需要哪四个方面的知识,
系统，电路，工具，工艺方面的知识
CH2
1( 为什么硅材料在集成电路技术中起着举足轻重的作用?
原材料来源丰富，技术成熟，硅基产品价格低廉
2(GaAs和InP材料各有哪些特点? P10,11
3(怎样的条件下金属与半导体形成欧姆接触,怎样的条件下金属与半导体形成肖特基接触,
接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4(说出多晶硅在CMOS工艺中的作用。
P13
5(列出你知道的异质半导体材料系统。
GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6(SOI材料是怎样形成的，有什么特点?
SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。
特点:电极与衬底之
间寄生电容大大减少，器件速度更快，功率更低
7. 肖特基接触和欧姆型接触各有什么特点,
肖特基接触:阻挡层具有类似PN结的伏安特性。
欧姆型接触:载流子可以容易
地利用量子遂穿效应相应自由传输。
8. 简述双极型晶体管和MOS晶体管的工作原理。
P19,21
CH3
1( 写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。
意义:用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。
外
延方法:
液态生长，气相外延生长，金属有机物气相外延生长
2(写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举
三种掩膜的制造方法。
P28,29
3(写出光刻的作用，光刻有哪两种曝光方式, 作用:把掩膜上的图形转换成晶
圆上的器件结构。
曝光方式有接触与非接触两种。
4(X射线制版和直接电子束直写技术替代光刻技术有什么优缺点,
X 射线(X-ray)具有比可见光短得多的波长，可用来制作更高分辨率的掩膜
版。
电子束
扫描法，，由于高速电子的波长很短，分辨率很高
5( 说出半导体工艺中掺杂的作用，举出两种掺杂方法，并比较其优缺点。
热扩散掺杂和离子注入法。
与热扩散相比，离子注入法的优点如下:1.掺杂的
过程可通过调整杂质剂量与能量来精确控制杂质分布。
2.可进行小剂量的掺杂。
3.
可进行极小深度的掺杂。
4.较低的工业温度，故光刻胶可用作掩膜。
5.可供掺杂的离子种类较多，离子注入法也可用于制作隔离岛。
缺点:价格昂贵，大剂量注入时，半导体晶格会遭到严重破坏且难以恢复
6(列出干法和湿法氧化法形成SiO的化学反应式。
2
干氧湿氧 Si，O,SiOSi，2HO,SiO，2H22222
CH4
1(Si工艺和GaAs工艺都有哪些晶体管结构和电路形式, 见表4.1 2(比较CMOS 工艺和GaAs工艺的特点。
CMOS工艺技术成熟，功耗低。
GaAs工艺技术不成熟，工作频率高。
3. 什么是MOS工艺的特征尺寸,
工艺可以实现的平面结构的最小宽度，通常指最小栅长。
4. 为什么硅栅工艺取代铝栅工艺成为CMOS工艺的主流技术,
铝栅工艺缺点是，制造源漏极与制造栅极需要两次掩膜步骤(MASK STEP)，不容易对齐。
硅栅工艺的优点是:自对准的，它无需重叠设计，减小了电容，提高了速度，增加了电
路的稳定性。
5. 为什么在栅长相同的情况下NMOS管速度要高于PMOS管,
因为电子的迁移率大于空穴的迁移率
6(简述CMOS工艺的基本工艺流程。
P.52
7(常规N-Well CMOS工艺需要哪几层掩膜,每层掩膜分别有什么作用, P50表4.3
CH5
1( 说出MOSFET的基本结构。
MOSFET由两个PN结和一个MOS电容组成。
2( 写出MOSFET的基本电流方程。
2,,OXw1,[(V,V)V,V] GSTDSDStl2ox
3( MOSFET的饱和电流取决于哪些参数,
饱和电流取决于栅极宽度W，栅极长度L，栅-源之间压降，阈值电压，氧化层VVGST
厚度，氧化层介电常数 t,OXOX
4( 为什么说MOSFET是平方率器件,
因为MOSFET的饱和电流具有平方特性
5( 什么是MOSFET的阈值电压,它受哪些因素影响,
阈值电压就是将栅极下面的Si表面从P型Si变成N型Si所必要的电压。
影响它的因素
有4个:材料的功函数之差，SiO2层中可以移动的正离子的影响，氧化层中固定电荷的
影响，界面势阱的影响
6( 什么是MOS器件的体效应,
由于衬底与源端未连接在一起，而引起的阈值电压的变化叫做体效应。
7( 说明L、W对MOSFET的速度、功耗、驱动能力的影响。
P70，71
8( MOSFET按比例收缩后对器件特性有什么影响?
IDS不变，器件占用面积减少，提高电路集成度，减少功耗
9( MOSFET存在哪些二阶效应,分别是由什么原因引起的,
P.70-73 沟道长度调制效应，体效应，亚阈值效应
10(说明MOSFET噪声的来源、成因及减小的方法。
噪声来源:热噪声和闪烁噪声。
热噪声是由沟道内载流子的无规则热运动造成的，可通过增加MOS管的栅宽和偏置电流减少热噪声。
闪烁噪声是由沟道处二氧化硅与硅界面上电子的充放电引起的，增加栅长栅宽可降低闪烁噪声。