数字电子技术第四章讲解
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数字电子技术基础(第四版)-第4章-组合逻辑电路解析

1
Y (Y1Y2Y3) ' (( AB) '(BC) '( AC) ') '
2
Y AB BC AC
9
最简与或 表达式
3
真值表
4
电路的逻 辑功能
Y AB BC AC
3
ABC 000 001 010 011 100 101 110 111
Y
当输入A、B、
0
C中有2个或3
第四章 组合逻辑电路
学习要点
了解组合逻辑电路的特点和工作原理。 掌握组合逻辑电路的分析、设计方法。 了解组合逻辑电路中的竞争冒险现象。
1
4.1 概 述
2
数字电路
组合逻辑电路:t时刻输出仅与t时刻 输入有关,与t以前的 状态无关。
时序逻辑电路:t时刻输出不仅与t时刻 输入有关,还与电路过 去的状态有关。
编码器:把指令或状态等转换为与其对应 的二进制信息代码的电路。
普通编码器 优先编码器
22
23
一、二进制编码器
设:编码器有M个输入,在这M个输入中, 只有一个输入为有效电平,其余M-1个输入 均为无效电平。有N个输出。则二者之间满 足M≤2N的关系。
二进制编码器——将一般信号编为二进制代 码的电路。
Y F( A)
5
组合电路的特点: 1. 输出仅由输入决定,与电路之前状态无关; 2. 电路结构中无反馈环路(无记忆); 3. 能用基本门构成,即任何组合逻辑电路都能
用三种基本门实现。
6
4.2 组合逻辑电路的 分析和设计
7
4.2.1 组合逻辑电路的分析
8
逻辑图 例1:
1
逻辑表 达式
数字电子技术基础-第4章--

& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD 和SD 不受CP和D信号的影 响,具有最高的优先级。
RD
D
SD
二、CMOS主从结构的触发器
1.电路结构:由CMOS逻辑门和CMOS传输门组成主从D触发器。
CP G1 D T G1
1
Q' G2
1
CP Q' T G3
Q 从 触 发 器
Q
G1
&
&
G2
G3
&
&
G4
Q' 主 触 发 器 G5 & &
Q' G6 1 G9
G7
&
&
G8
R
CP
S
主从RS触发器的缺点 R、S不能同时为1,即有效的输入电平 主从JK触发器可解决此问题
(二)主从JK触发器
主从RS触发器的缺点: 使用时有约束条件 RS=0。
CP G1 D T G1
1
Q' G2
1
CP Q' T G3
Q G3
1
Q G4
1
CP CP T G2 主触发器 CP 从触发器 CP
CP T G4
CP
3 .具有直接置0端RD和直接置1端SD的CMOS边沿D触发器
集成触发器
一、集成触发器举例
1.TTL主从JK触发器74LS72
Q ┌ Q Vcc S D CP K3 K2 K1 ┌
CP J K
t CPH
t CPL
数字电子技术基础 第4章

在将两个多位二进制数相加时,除了最低位以外,每一 位都应该考虑来自低位的进位,即将两个对应位的加数 和来自低位的进位3个数相加。这种运算称为全加,所用 的电路称为全加器。
图4.3.26
全加器的卡诺图
图4.3.27 双全加器74LS183 (a)1/2逻辑图 (b)图形符号
二、多位加法器
1、串行进位加法器(速度慢)
数字电子技术基础 第四章 组合逻辑电路
Pan Hongbing VLSI Design Institute of Nanjing University
4.1 概述
数字电路分两类:一类为组合逻辑电路,另一类 为时序逻辑电路。 一、组合逻辑电路的特点
任何时刻的输出仅仅取决于该时刻的输入,与电路原 来的状态无关。 电路中不能包含存储单元。
例4.2.1 P162
图4.2.1
例3.2.1的电路
4.2.2 组合逻辑电路的设计方法
最简单逻辑电路:器件数最少,器件种类最少, 器件之间的连线最少。 步骤:
1、进行逻辑抽象 2、写出逻辑函数式 3、选定器件的类型 4、将逻辑函数化简或变换成适当的形式 5、根据化简或变换后的逻辑函数式,画出逻辑电路 的连接图 6、工艺设计
通常仅在大规模集成电 路内部采用这种结构。 图4.3.7 用二极管与门阵列组成的3线-8线译码器
最小项译码器。
图4.3.8
用与非门组成的3线-8线译码器74LS138
例4.3.2 P177
图4.3.10
用两片74LS138接成的4线-16线译码器
二、二-十进制译码器
拒绝伪码功能。
图4.3.11
4.2.2 组合逻辑电路的设计方法
数字电子技术基础-第四章-触发器

Q Q
SD——直接置1端,低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响,具有最高的 优先级。
3.集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时, Q2=0,则Q=1, 封锁G1和G3 使得Q2=0,维持置1 同时Q3=1,阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0,则Q=0, 封锁G4,使得Q4=1, 阻塞D=1进入触发器, 阻塞置1 同时保证Q3=0,维持置0
触发器的直接置0端和置1端
RD——直接置0端,低电平有效;
JK触发器→T(T ′)触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
SD——直接置1端,低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响,具有最高的 优先级。
3.集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时, Q2=0,则Q=1, 封锁G1和G3 使得Q2=0,维持置1 同时Q3=1,阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0,则Q=0, 封锁G4,使得Q4=1, 阻塞D=1进入触发器, 阻塞置1 同时保证Q3=0,维持置0
触发器的直接置0端和置1端
RD——直接置0端,低电平有效;
JK触发器→T(T ′)触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
数字电子技术基础第4章数字电子技术基础课件

基本RS触发器的特性表
R 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 1 1 0 0 不用 不用
基本RS触发器的简化特性表
R S Qn+1 注
0 0 1 1
0 1 0 1
Qn 1 0
不用
保持 置1 置0 不允许
(4-13)
S1
S2
1R 4 1SA 1Q 1SB 2R 74279 2Q 7 2S 74LS279 3R 3Q 9 3SA 3SB 4Q 13 4R 4S 8
16
+VCC
Q1
Q2
Q3
Q4
R
(4-22)
4.2
同步触发器
在数字系统中,如果要求某些触发器在同一时刻动 作,就必须给这些触发器引入时间控制信号。 时间控制信号也称同步信号,或时钟信号,或时钟 脉冲,简称时钟,用CP (Clock Pulse) 表示。 CP-控制时序电路工作节奏的固定频率的脉冲信号, 一般是矩形波。 具有时钟脉冲CP控制的触发器称为同步触发器,或 时钟触发器,触发器状态的改变与时钟脉冲同步。 同步触发器: 同步 RS 触发器 同步 D 触发器
01/
①当触发器处在0状态,即Qn=0时,若输入信号RS =01或 11,触发器仍为0状态;
若R S =10,触发器就会翻转成为1状态。
②当触发器处在1状态,即Qn=1时,若输入信号RS =10或 11,触发器仍为1状态; 若R S =01,触发器就会翻转成为0状态。
(4-15)
波形图
反映触发器输入信号取值和状态之间对应关系的图形称为 波形图 R
在同步RS触发器的基础上, 增加了反相器G5,通过它把 G 1 加在S端的D信号反相后送到 S 了R端。如右图。
数字电子技术基础第四章重点最新版

触 CP 上升沿(或下降沿)时刻翻转。
发
这种触发方式称为边沿触发式。
器
EXIT
集成触发器
主从触发器和边沿触发器有何异同?
空翻可导致电路工作失控。
EXIT
集成触发器
4.3 无空翻触发器
主要要求:
了解无空翻触发器的类型,掌握其工作特点。 能根据触发器符号识别其逻辑功能和触发方式, 并进行波形分析。
EXIT
集成触发器
一、无空翻触发器的类型和工作特点
主
工作特点:CP = 1 期间,主触发器接收
从 输入信号;CP = 0 期间,主触发器保持 CP
EXIT
集成触发器
2. 工作原理及逻辑功能 Q 0 触发器被工置作0原1理Q
G1 11
1 SD
输入 RD SD 00 01 10 11
输出 QQ
01
G2
RD 0 功能说明
触发器置 0
EXIT
2. 工作原理及逻辑功能
集成触发器
Q 1 触发器被置 1 0 Q
G1
0 SD
输入 RD SD 00 01 10 11
触发器置 0 触发器置 1 触发器保持原状态不变
EXIT
2. 工作原理及逻辑功能
Q 1
G1
0 SD
输入 RD SD 00 01 10 11
输出
QQ 不定
01 10 不变
集成触发器
Q
输出既非 0 状态,
1 也非 1 状态。当 RD 和 SD 同时由 0 变 1 时, 输出状态可能为 0,也
G2 可能为 1,即输出状态 不定。因此,这种情况
EXIT
四、一些约定
集成触发器
1态: Qn=1,Qn=0 0态: Qn=0,Qn=1
发
这种触发方式称为边沿触发式。
器
EXIT
集成触发器
主从触发器和边沿触发器有何异同?
空翻可导致电路工作失控。
EXIT
集成触发器
4.3 无空翻触发器
主要要求:
了解无空翻触发器的类型,掌握其工作特点。 能根据触发器符号识别其逻辑功能和触发方式, 并进行波形分析。
EXIT
集成触发器
一、无空翻触发器的类型和工作特点
主
工作特点:CP = 1 期间,主触发器接收
从 输入信号;CP = 0 期间,主触发器保持 CP
EXIT
集成触发器
2. 工作原理及逻辑功能 Q 0 触发器被工置作0原1理Q
G1 11
1 SD
输入 RD SD 00 01 10 11
输出 QQ
01
G2
RD 0 功能说明
触发器置 0
EXIT
2. 工作原理及逻辑功能
集成触发器
Q 1 触发器被置 1 0 Q
G1
0 SD
输入 RD SD 00 01 10 11
触发器置 0 触发器置 1 触发器保持原状态不变
EXIT
2. 工作原理及逻辑功能
Q 1
G1
0 SD
输入 RD SD 00 01 10 11
输出
QQ 不定
01 10 不变
集成触发器
Q
输出既非 0 状态,
1 也非 1 状态。当 RD 和 SD 同时由 0 变 1 时, 输出状态可能为 0,也
G2 可能为 1,即输出状态 不定。因此,这种情况
EXIT
四、一些约定
集成触发器
1态: Qn=1,Qn=0 0态: Qn=0,Qn=1
数字电子技术基础第四章

&
G3
&
S=0,R=1:Qn+1=0
R
S=1,R=1:Qn+1=1(×),
CP
S
CP回到0后状态不定 输入端R、S通过与非门
作用于基精本品PPRT S触发器。
1R C1 1S R CP S
(三)同步RS触发器
2. 特征(tèzhēng)表
RS
00 01 10 11
Qn+1
Qn 1 0 1(×)
3. 特征方程
CP
电路连接的特点:第一个触发器的CP1端作为计数脉冲CP输入 端,Q1与第二个触发器的CP2端相连,依次有Qi与CPi+1相连,触发 器的输出Q4Q3Q2Q1代表四位二进制数。
精品PPT
4. 应用(yìngyòng)
二、主从(zhǔcóng)触发 器
每一个CP下降沿,都会使Q的状态变化,Q4Q3Q2Q1代表四位二进 制数,故称该电路为四位二进制计数器。
1. 逻辑(luójí)符号
输入信号:R、S(高有效) 时钟输入:CP 异步置0、置1:RD、SD
(不受CP限制,低有效) 输出信号:Q、Q
精品PPT
Q
Q
R 1R C1 1S S RD R CP S SD
2. 组成(zǔ chénɡ)及工作原理
组成:由两个同步RS触发器级联而成。
工作原理:
按照C同P步为高RS电触平发:器主的触功发能器翻输从转出触,A发、从B器 触发器时的钟状C态P不直变接,作Q用状于态主保触持。
精品PPT
3. 状态(zhuàngtài)转换图
特征表
D
Qn+1
0
0
1
1
数字电子技术基础4

Q n1 Q n
0 1 0 1
0 1 1 0
每输入一个脉 冲,输出状态 改变一次
T=1时, 翻转。
Q n1 Q n
如果将T恒接高电平,就构成了一种特殊的触发器T’,它 Q n1 Q n 只是脉冲翻转电路 。
4-2-4. 边沿触发器
为了提高触发器的抗干扰能力,希望触发器的次态仅仅 取决于 CP 作用沿到达时刻输入信号的状态。这样的触发器 称为边沿触发器。 这里,重点介绍利用 CMOS 传输门构成的 边沿 D 触发器
CP=1 时 打 开 CP=0 时 封 锁
Q = Q’
注意:在CP的一个变化周期中,触发器输出状态只改变一次。
3. 特性表 4. 几点说明 1)图示主从RS 触发器 1 触发有效; 2)表中*表示:若 R、S 端同时触发, 则在CP回到0后,输出状态不定; 3)输入端的约束条件为 RS = 0。 CP 0 R X 0 0 1 S X 0 1 0 Qn+1 Qn Qn 1 0
4-2-2. 同步 RS触发器
在数字系统中,如果要求某些触发器在同一时刻动作,就 必须给这些触发器引入时间控制信号,使这些触发器只有在 同步信号到达时才按输入信号改变状态。 时间控制信号也称同步信号,或时钟信号, 或时钟脉冲,简称时钟,用 CP 表示 Q Q 受CP控制的触发器称为时钟触发器。
一、电路结构与工作原理
S CP R
Q
&
Q
触发器在CP控制下正常工作时应使 SD、RD 处于高电平。
&
G4
G2
注意:用SD、RD 将触发器置位或复位应当在CP=0的状态 下进行,否则在SD、RD 返回高电平以后,无法保存预置 的状态。
二. 动作特点
0 1 0 1
0 1 1 0
每输入一个脉 冲,输出状态 改变一次
T=1时, 翻转。
Q n1 Q n
如果将T恒接高电平,就构成了一种特殊的触发器T’,它 Q n1 Q n 只是脉冲翻转电路 。
4-2-4. 边沿触发器
为了提高触发器的抗干扰能力,希望触发器的次态仅仅 取决于 CP 作用沿到达时刻输入信号的状态。这样的触发器 称为边沿触发器。 这里,重点介绍利用 CMOS 传输门构成的 边沿 D 触发器
CP=1 时 打 开 CP=0 时 封 锁
Q = Q’
注意:在CP的一个变化周期中,触发器输出状态只改变一次。
3. 特性表 4. 几点说明 1)图示主从RS 触发器 1 触发有效; 2)表中*表示:若 R、S 端同时触发, 则在CP回到0后,输出状态不定; 3)输入端的约束条件为 RS = 0。 CP 0 R X 0 0 1 S X 0 1 0 Qn+1 Qn Qn 1 0
4-2-2. 同步 RS触发器
在数字系统中,如果要求某些触发器在同一时刻动作,就 必须给这些触发器引入时间控制信号,使这些触发器只有在 同步信号到达时才按输入信号改变状态。 时间控制信号也称同步信号,或时钟信号, 或时钟脉冲,简称时钟,用 CP 表示 Q Q 受CP控制的触发器称为时钟触发器。
一、电路结构与工作原理
S CP R
Q
&
Q
触发器在CP控制下正常工作时应使 SD、RD 处于高电平。
&
G4
G2
注意:用SD、RD 将触发器置位或复位应当在CP=0的状态 下进行,否则在SD、RD 返回高电平以后,无法保存预置 的状态。
二. 动作特点
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A
B
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
C
Y
G
0
0
0
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0
1
1
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0
1
0
1
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2020/9/22
14
(3) 化简: 利用卡诺图化简, 如图3.4所示可得:
Y BC AC AB
G ABC ABC ABC ABC
A(B C) A(B⊙ C)
ABC
(4) 画逻辑图: 逻辑电路图如图4.5(a)所示。若要求用 TTL与非门,实现该设计电路的设计步骤如下: 首先, 将化简后的与或逻辑表达式转换为与非形式; 然后再画出如图4.5(b)所示的逻辑图; 最后, 画出 用与非门实现的组合逻辑电路。
2020/9/22
15
Y BC 00 01 11 10
A
00 0 1 0
1 0 1 1 1 Y AC BC AB
G BC 00 01 11 10
A 00 1 0 1
11 0 1 0
AC BC AB
G ABC ABC ABC ABC
ABC ABC ABC ABC
图 4-4 例 4-3 的卡诺图
2020/9/22
16
A
&
B
&
C
&
=1
(a)
2020/9/22
≥1 Y
=1 G
Y
G
&
&
&&&&&&&
A B C A B C
(b)
图 4-5 例 4-3 (a) 直接实现; (b) 用与非门实现
17
练习:
1、设计一个A、B、C三人表决电路。当表决某个提 案时,多数人同意,提案通过。用与非门实现。
2020/9/22
18
作业题
P84 1、4.1 2、4.2 3、4.3 4、4.4
A BC F 0 00 0 0 01 0 0 10 0 0 11 1 1 00 0 1 01 1
1 10 1
2020/9/22
1 11 1 5
例4-2 分析图4-2(a)所示电路的逻辑功能。 仿真
图4-2 例4-2逻辑电路图
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6
解:为了方便写表达式,在图中标注中间变 量,比如F1、F2和F3。
所谓组合逻辑电路的分析,就是根据给定的逻辑 电路图,求出电路的逻辑功能。
1. 分析的主要步骤如下: (1)由逻辑图写表达式; (2)化简表达式; (3)列真值表; (4)描述逻辑功能。
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3
2. 举例说明组合逻辑电路的分析方法
例4-1 试分析 图3-1所示电路的逻 辑功能。
解:第一步: 由逻辑图可以写输 出F的逻辑表达式 为:
(1) 确定输入、 输出变量的个数: 根据电路要求,设
输入变量A、B、C分别表示三个班学生是否上自习, 1表
示上自习, 0表示不上自习; 输出变量Y、 G分别表示大
教室、小教室的灯是否亮, 1表示亮, 0表示灭4所示。 表 4-4 例 4-3 的真值表
第4章 组合逻辑电路
4.1 组合逻辑电路的分析和设计方法
4.1.1 组合逻辑电路的分析方法 4.1.2 组合逻辑电路的设计方法
2020/9/22
1
第4章 组合逻辑电路
数字电路分类:组合逻辑电路和时序逻辑电路。 组合逻辑电路: 任意时刻的输出仅仅取决于当 时的输入信号,而与电路原来的状态无关。
本章内容提要
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10
(2)列真值表; 把逻辑关系转换成数字表示形式;
表3-2 例3-3真值表
(3) 由真值表写逻辑表达式,
A B C Y 并化简;
0000
0010 0100
化简得最简式:
0111
1000
1011
1101
1 1 1 1 2020/9/22
11
(4) 画逻辑电路图: 用与非门实现,其逻辑图与例3-1相同。 如果作以下变换:
小规模集成电路(SSI)构成组合逻辑电路的一
般分析方法和设计方法。
常用组合逻辑电路的基本工作原理及常用中
规模集成(MSI)组合逻辑电路的逻辑功能、使
用2020方/9/22法和应用举例。
2
4.1 门级组合逻辑电路的分析和设计 方法
小规模集成电路是指每片在十个门以下的集成芯片。
4.1.1 组合逻辑电路的分析方法
S F2F3 AF1 BF1 AAB B AB AAB B AB (A B)(A B) AB AB AB
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C F1 AB AB
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表4-2 例4-2真值表
图4-2(b)逻辑图
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该电路实现两个一位 二进制数相加的功能。S 是它们的和,C是向高位 的进位。由于这一加法器 电路没有考虑低位的进位, 所以称该电路为半加器。 根据S和C的表达式,将原 电路图改画成图3-2(b) 所示的逻辑图。
9
2. 组合逻辑电路设计方法举例。
例4-3 一火灾报警系统,设有烟感、温感和 紫外光感三种类型的火灾探测器。为了防止误报警, 只有当其中有两种或两种以上类型的探测器发出火 灾检测信号时,报警系统产生报警控制信号。设计 一个产生报警控制信号的电路。
解:(1)分析设计要求,设输入输出变量并逻辑赋值;
输入变量:烟感A 、温感B,紫外线光感C; 输出变量:报警控制信号Y。 逻辑赋值:用1表示肯定,用0表示否定。
F AB AC BC
图3-1 例3-1逻辑电路图
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第二步:可变换为 F AB AC BC
F = AB+AC+BC 第三步:列出真值表如 表4-1所示。
表4-1 例3-1真值表
第四步:确定电路的逻 辑功能。
由真值表可知,三个变
量输入A,B,C,只有两
个及两个以上变量取值为1 时,输出才为1。可见电路 可实现多数表决逻辑功能。
用一个与或非门加一个非门就可以实现, 其逻辑电路图如图4-3所示。
图4-3 例4-3的逻辑电路图
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例 4-4 有三个班学生上自习,大教室能容纳两个班学生, 小教室能容纳一个班学生。设计两个教室是否开灯的逻辑 控制电路,要求如下:
(1) 一个班学生上自习, 开小教室的灯。 (2) 两个班上自习, 开大教室的灯。 (3) 三个班上自习, 两教室均开灯。
8
4.1.2 组合逻辑电路的设计方法
与分析过程相反,组合逻辑电路的设计是根据给 定的实际逻辑问题,求出实现其逻辑功能的最简单的 逻辑电路。 1.组合逻辑电路的设计步骤:
(1)分析设计要求,设置输入输出变量并逻辑赋值; (2)列真值表; (3)写出逻辑表达式,并化简; (4)画逻辑电路图。
2020/9/22