Zynq学习笔记(基本设计流程)
Zynq学习笔记(基本设计流程)
4.设置boot模式。
输入0，1-9测试
5.将LED_Dimmer.BIN文件名字改为BOOT.BIN（后缀不用修改），再拷贝到SD卡中，并插入Zedboard。
6.设置boot模式。
5.配置PS时钟：CLKIN=33.3333（常用的）。CPU=666.6666；DDR_CLK=533.333.
CPU Clock Ratio=6:2:1，均为默认值。
设置外设时钟。
QSPI的模块内部有一个2分配的电路，应此想设置他的工作频率为100M，就需要将输入时钟设为200MHz。
SDIO（即SD卡的时钟），设为50MHz。
勾选USB0，28-39
勾选Ethernet0，改EMIO为MIO：16-27，打开“+”，勾选MDIO：52-53
添加SD 0 40-45, CD:47, WP:46
点开GPIO，勾选GPIO MIO，设置MIO的Direction：50-51为输入，MIO7只能是输出，其余为输入输出。若看不到，就向右拉移动条。
3.下面是main.c的具体设计步骤，附件为完整的程序，可以拷贝以节省时间。
4.点击system.mss，可以找到外设的驱动和例程，axi_gpio_1，Examples（点击）；打开xgpio_example.c。
5.在main.c中从xgpio_example.c中拷贝并添加两个头文件。#include "xparameters.h"；#include "xgpio.h"
11.往GPIO写0，灭灯。XGpio_DiscreteWrite(&Gpio, LED_CHANNEL, 0);
零基础学习ZYNQSOCLinux开发
零基础学习ZYNQSOCLinux开发
说到学习ZYNQ+SOC+Linux开发，我认为主要应该细分为lian两大点：zynq，soc合为一个点，linux为一个点。
下面我就给大家介绍学习的流程和路线。
二，如果各位能按部就班的阅读并自己动手编写测试《ZYNQ+SOC修炼秘籍-最全面的pdf》里面的内容，我相信大家对于zynq的硬件部分已经足够了解，并且能够写出基于FPGA+ARM构架的裸奔程序应用了。
那么接下来，我们就应该学习管如何在zynq平台上搭建Linux操作系统了。
三，在完成了u-boot的编译，kernel的编译，设备树的编译，文件系统的编译挂载后，一个完整的Linux系统就搭建成功了。
不过我相信在过程中肯定会遇到或多或少的各种各样的问题，在此本人为大家分享一些在过程中遇到的问题以及解决方法，水平有限望大神勿喷。
（4）以上问题都解决了后，自然是想自己动手编写Linux下的驱动咯。
只有有了驱动才能使得FPGA为Linux所用，那么接下来给大家分享几个编写Linux下的axi dma驱动的资料供大家参考。
四，以上介绍大部分均为本人在学习，做项目时的总结，在此分享给大家，希望对广大的学习群体有所帮助，本人水平有限，在此希望各路大神们勿喷。
接下来就靠大家自己努力加油了！。
ZYNQSOC入门基础（二）MIO实验
ZYNQSOC入门基础（二）MIO实验1.1 GPIO简介ZYNQ7000 系列芯片有54个MIO（multiuse I/O），它们分配在ＧPIO的Bank0和NBank1 隶属于PS的部分，这些IO与PS直接相连。
不需要添加引脚约束，MIO信号对PL部分是透明的，不可见。
所以对MIO的操作可以看是对纯PS的操作。
GPIO的控制和状态寄存器的基地址为：0xE000_A000,在SDK下对软件操作底层都是对应于内存地址空间的操作。
可以看到 bank0和bank1属于MIO，一共有54个端口。
bank2和bank3属于EMIO，一共有64个端口。
Bank0：MIO[31:0]Bank1: MIO[53:32]Bank2: EMIO[31:0]Bank3: EMIO[63:32]其中Bank0有32个GPIO引脚，Bank1有22个GPIO引脚，共54个GPIO引脚直接通过MIO连接到PS上，每个引脚可以通过寄存器设置来确定该引脚为输入、输出或者中断。
因为54个MIO引脚直接连接到PS上，像其他普通ARM一样可以直接通过SDK进行编程。
Bank2和Bank3通过EMIO接口将CPU的GPIO连接到PL部分的引脚上，其中每个Bank各有32个引脚。
通过EMIO扩展的GPIO 连接到Pl上，可以在PL部分进行逻辑设计，进行特定功能的IP核定制。
然后在PS部分，想控制普通的MIO一样进行编程。
ui那次，使用EMIO引脚必须通过Block Dedign 金总设计，然后再PS部分使用SDK进行编程控制1.2 MIO内部构造分析DATA_R0: DATA_R0 寄存器是读取GPIO引脚值寄存器，不论该GPIO引脚配置为输入还是输出，都能正确的读取该GPIO引脚值。
如果该引脚的功能没有配置为GPIO功能，读取的值为随机值，因为该寄存器只能读取GPIO引脚值。
DATA：当GPIO引脚配置为输出时，DATA寄存器的值是要输出到GPIO引脚上的数值。
Linux驱动开发笔记：对zynq PL部分IP核的驱动开发过程
Linux驱动开发笔记：对zynq PL部分IP核的驱动开发过程在对zynq进行Linux驱动开发时，除了需要针对zynq内ARM自带的控制器适配驱动外，还需要对zynq PL部分的IP核进行驱动开发。
对于ARM来说，zynq PL部分的IP核就是一段地址空间，这段地址空间包含了该IP的一系列寄存器，ARM操作该IP核的寄存器也就是操作这段地址空间，而PL部分IP的驱动也就是对IP寄存器的操作。
1、硬件设计在vivado内进行设计时，RapidIO IP核通过AXI总线与ARM相连，地址空间区域如图：从0x40000000-0x7FFFFFFF均为RapidIO IP的地址空间，注意这里的地址是物理地址，在zynq的裸程序中，可以通过xil_out32()或xil_in32()等函数直接操纵该地址的值，也即对RapidIO IP核寄存器的读写操作。
补充一点，考虑到RapidIO IP使用的一致性以及预防配置出错，硬件设计时已经将RapidIO IP寄存器进行了正确配置，这一部分是在硬件FPGA编程时实现的，软件部分并不需要从头开始配置RapidIO IP核。
因此，对RapidIO IP驱动的开发也只需要实现对寄存器的读、写这两个函数即可。
2、devicetree设计由于RapidIO IP核位于PL部分，需要在devicetree中增加相应内容，如下：amba_pl {#address-cells= 0x1;#size-cells= 0x1;compaTIble= simple-bus;ranges;srio_axi_config@40000000{compaTIble= xlnx,xps-rio-1.00.a;reg= 0x40000000 0x40000000;};};Amba_pl对应PL部分的amba，devicetree中原有的amba对应PS部分，两个位于同一层。
3、驱动设计RapidIO IP核驱动实现对物理地址0x40000000到0x7fffffff的读、写操作，可以参考xilinxPL部分CAN IP核的驱动代码。
ZYNQ学习之路(三)自定义IP实现PL处理PS写入BRAM的数据
ZYNQ学习之路（三）自定义IP实现PL处理PS写入BRAM的数据在ZYNQ学习之路的第三部分中，我们将介绍如何使用Vivado和HLS工具来自定义IP（Intellectual Property）以实现PL（Programmable Logic）处理PS（Processing System）写入BRAM（Block RAM）的数据。
IP是可重用的硬件模块，用于在FPGA（Field Programmable Gate Array）上实现特定功能。
我们将使用Vivado工具创建一个IP，该IP将在PL中实现一个简单的数据处理逻辑，并将来自PS的数据写入BRAM。
以下是实现该功能的步骤：1. 打开Vivado工具，并创建一个新的工程。
选择“Create Project”选项，然后按照向导的指导完成工程的创建。
2. 在工程中创建一个新的Block Design，这将是我们用于设计IP的容器。
3. 在Block Design中添加一个Processing System（PS）和Programmable Logic（PL）。
将PS与PL连接起来，以便可以在它们之间进行数据传输。
4. 在PL部分的设计中，添加一个AXI接口以实现与PS的数据交互。
您可以使用AXI Interconnect或AXI GPIO等组件，具体取决于您的设计需求。
5. 使用Vivado HLS工具来定义IP的数据处理逻辑。
使用C/C++语言编写数据处理算法，并将其综合为硬件描述语言（HDL）。
6. 将生成的HDL文件添加到Vivado工程中，并使用IP Packager工具将其打包为IP。
7. 在Block Design中添加刚刚打包的IP，并将其与PS和PL进行连接。
9.在PS中编写软件程序，以便向生成的IP发送数据并读取BRAM中的结果。
10.在运行程序之前，确保在PS中正确配置AXI接口的地址映射等参数。
通过按照上述步骤，您将能够自定义一个简单的IP，并将PS中的数据写入BRAM进行处理。
(完整版)zynq启动流程分析
(完整版)zynq启动流程分析1.纯PL开发,这个和一般的xilinx的FPGA没有很大的区别。
2.纯PS开发,典型的就是helloworld工程，这个看到了网友的有两种方式。
注：这两个方式后面都有相应的实验。
一种是传统的arm的方式，这个可以参考懒兔子博客.还一种就是xilinx方法，这个是生成一个elf文件,这个elf文件包括了硬件配置信息(xmp），和裸跑程序（c文件）。
3。
PS+PL(不跑操作系统）开发，这个可以参考懒兔子博客二，三笔记，生成的elf文件包括了硬件配置信息（xmp），还有裸跑程序（c文件)，另外还有一个。
bit文件可以看出和纯PS开发的区别了。
4.PS+PL（跑操作系统)开发，这个就需要BOOT.BIN,设备树,linux内核镜像,文件系统了。
其中BOOT。
BIN是由3部分组成的(boot。
elf,。
bit，.fsbl。
elf），boot.elf这个是由交叉编译环境产生的，相当于ssbl吧，。
bit文件是PL使用产生，fsbl.elf这个就是fsbl吧。
Zynq启动过程简介1。
在器件上电运行后,处理器自动开始Stage-0 Boot，也就是执行片内BootROM中的代码2.BootROM会初始化CPU和一些外设,以便读取下一个启动阶段所需的程序代码，FSBL（First Stage Bootloader）.不过这又有一个问题了-—-—之前说到,Zynq支持多种启动设备,BootROM怎么知道从哪个启动设备里去加载FSBL?这就得靠几个特殊的MIO引脚来选择了：BootROM会去读取MIO[2。
8]，从而确定启动设备,将选定设备的头192Kbyte内容,也就是FSBL，复制到OCM(On Chip Memory)中，并将控制器交给FSBL。
3，FSBL启动时可以使用整块256Kb的OCM，当FSBL开始运行后，器件就正式由咱自己控制了.Xilinx提供了一份FSBL代码，如果没什么特殊要求，可以直接使用。
zynq 方案
zynq 方案概述：Zynq 方案是一种采用 Xilinx 公司的 Zynq 系列 SoC（片上系统）的嵌入式硬件和软件设计解决方案。
该方案将硬件和软件结合在一个芯片上，既可运行实时的嵌入式应用程序，又可支持高级的硬件加速和可编程逻辑设计。
一、Zynq 架构Zynq 架构是由 ARM 处理器和 FPGA（现场可编程门阵列）组合而成的。
它结合了 ARM 处理器的灵活性和高性能以及 FPGA 的可编程性和并行计算能力。
1. ARM 处理器Zynq SoC 集成了 ARM Cortex-A9 处理器，它是一种高性能、低功耗的处理器，具有多级缓存和 NEON SIMD（单指令多数据流扩展指令集）加速器，可用于处理复杂的控制和实时任务。
2. FPGAZynq SoC 中的 FPGA 部分是 Xilinx 公司的 Artix 或 Kintex FPGA。
它具有灵活的可编程逻辑资源，可根据需求实现不同的硬件功能，如数字信号处理、图像处理和网络加速等。
二、Zynq 方案的应用领域Zynq 方案在各行各业的嵌入式系统设计中有广泛的应用，包括但不限于：1. 通信与网络Zynq 方案广泛应用于通信和网络设备中，例如高性能路由器、光纤通信系统和无线基站。
其高度集成的特性和灵活的可编程性，使得设备可以满足不断变化的通信标准和需求。
2. 工业自动化Zynq 方案在工业自动化领域中发挥着重要作用，包括控制器、工厂自动化、机器视觉和运动控制系统等。
其硬件加速和实时性能使得工业设备能够高效地执行复杂的控制和监控任务。
3. 汽车电子Zynq 方案在汽车电子领域具有广泛的应用，包括车载信息娱乐系统、驾驶员辅助系统和汽车网络。
其高度自定义的硬件加速和嵌入式处理器的结合，能够提供更高的性能和更低的功耗。
4. 医疗设备Zynq 方案在医疗设备中被广泛使用，例如医疗成像、医疗监测和生命支持系统。
其灵活性和可编程性使得设备可以适应不同类型的医疗需求和算法。
ZYNQ开发入门
ZYNQ开发⼊门第9章 ZedBoard⼊门前⾯⼤家已经对ZYNQ架构以及相应的开发⼯具有⼀定的认识，接下来我们将带领⼤家来⼀起体验ZYNQ，体验软硬件协同设计的魅⼒。
由于时间的关系，下⾯的⼀些实验（本章及后续章节的实验）可能有不完善的地⽅，欢迎读者向我们反馈。
9.1 跑马灯本实验将指导⼤家使⽤Vivado 集成设计环境创建本书的第⼀个Zynq设计。
这⾥，我们使⽤跑马灯这个⼊门实验来向⼤家介绍Vivado IDE的IP Integrator环境，并在Zedboard上实现这个简单的Zynq嵌⼊式系统。
之后，我们将会使⽤SDK创建⼀个简单的软件应⽤程序，并下载到Zynq的ARM处理器中，对在PL端实现的硬件进⾏控制。
本实验分为三个⼩节来向⼤家进⾏介绍：第⼀节我们将使⽤Vivado IDE创建⼀个⼯程。
在第⼀节的基础上，第⼆节我们将继续构建⼀个Zynq嵌⼊式处理系统，并将完成后的硬件导⼊到SDK中进⾏软件设计。
最后⼀节我们将使⽤SDK编写ARM测试应⽤程序，并下载到ZedBoard上进⾏调试。
实验环境：Windows 7 x64操作系统， Vivado2013.4，SDK 2013.49.1.1 Vivado⼯程创建1)双击桌⾯Vivado快捷⽅式，或者浏览Start > All Programes > Xilinx Design Tools > Vivado2013.4 > Vivado 2013.4来启动Vivado.2)当Vivado启动后，可以看到图9-1的Getting Started页⾯。
图9- 1 Vivado 开始界⾯3)选择Create New Project选项，图9-2所⽰的New Project 向导将会打开，点击Next。
图9- 2 New Project 对话框4)在Project Name对话框中，输⼊first_zynq_design作为Project name, 选择C:/XUP/Zed作为Project location，确保Create project subdirectory被勾选上，如图9-3，点击Next。
zynq开发版实验软件应用程序编写
zynq开发版实验软件应用程序编写平台架构选择Zynq-7000内部有双核ARM Cortex-A9处理器，设计者在开始嵌入式开发前，要先考虑使用非对称多处理（AMP）还是对称多处理（SMP）。
还要考虑是否使用操作系统、或使用哪个操作系统。
1.多处理模式的选择非对称多处理AMP模式下，多处理器系统中的每个处理器可以执行不同的操作系统镜像，但是共享相同的物理内存。
采用不同的操作系统主要是为了优势互补，比如一个处理器想要使用网络服务而使用Linux，另一个处理器可以使用一个轻量级的小型操作系统如FreeROTS，提高效率和实时性。
AMP模式有两个重要问题：系统设备的划分，比如串口、定时器、以太网等。
总的来说，大多数设备必须专用于它们指定的处理器。
中断控制器的设计可以使其被多个处理器共享，但是需要指定一个处理器作为主机，来初始化中断控制器。
处理器间的通信，让不同操作系统更有效率地工作，可以用内部处理器中断、共享内存、消息传递等方法实现。
对称多处理SMP模式下，多处理器系统中的每个处理器共同执行一个单独的操作系统镜像，操作系统的调度程序负责调度每个处理器上的进程。
如果一个操作系统即可满足系统需求，则采用SMP更有效率。
操作系统可以自动地使用多个处理器的处理能力，设计者也可以编程实现：设定一个特定的处理器来执行某个进程。
使用任何可用的处理器来处理中断。
指派一个处理器作为主机，完成系统初始化，启动其它处理器。
2.操作系统的选择如果一个软件系统不需要依赖太多操作系统提供的特性（如网络），那么完全可以在没有操作系统的环境中工作，这就是裸机（Bare-metal）。
操作系统会消耗少量处理器的吞吐量，比裸机也增加了更多的不确定性。
当然随着嵌入式处理速度的不断提高，操作系统的开销已经微乎其微。
某些设计中可能还是无法容忍操作系统的不确定性，或者某些设计者由于系统复杂性不会使用操作系统。
通常可选的操作系统有：Linux：嵌入式设计中最常用的一个开源操作系统，有许多发布版本。
zynq硬件设计流程
zynq硬件设计流程下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。
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main(){
u32 Status;
u32 value = 0;
u32 period = 0;
u32 brightness = 0;
print("begin debug program\n\r");
/*
* Initialize the GPIO driver
*/
Status = XGpio_Initialize(&Gpio, GPIO_EXAMPLE_DEVICE_ID);
配置PS的bank电平，bank0：LVCMOS3.3V，bank1：LVCMOS1.8V
打开Memory Interfaces，配置QSPI。1-6，8（Feedback Clk）。点“+”可以看配置后的各个参数。
点击I/O Peripherals，配置UART1:MIO48..49，Baud Rate配置在PS-PL Configuratin中。
18.添加输出端口：LEDS。
LEDS，
output [7:0] LEDS;
19.保存文件。
20.综合。点击Run Analysis。综合完成后，点击“Open Synthesized Design”，打开综合后的网表设计，准备分配引脚。
21.选择菜单“Layout”/IO Planning，在右下部的I/O Port找到LEDS，打开选择LEDS[7]并设置Site=U14，依次设置其他LEDS的引脚。LEDS[0:7]=T22,T21,U22,U21,V22,W22,U19,U14.
11.产生时钟输出端口。右击：Create Port，鼠标移动到端口上，出现铅笔，连接FCLK_CLK0.
12.其它信号保持默认。
13.使用tools中的Validate Design检验设计是否合理。不合理就会报错，一般是连线不对，需要调整连线。
14.可以使用重新布局按钮，自动将IP放置整齐。输出时钟脚可以通过生产的Port来连接。
7.在输出DDR上右击设为Make External。将PS上的固定IO脚引到FPGA的外面。
8.在输出FIXED上右击设为Make External。将PS上的固定IO脚引到FPGA的外面。
9.在system的空白处右击，Add IP…，添加AXI GPIO,设置为ALL Output。点击Run Connection Automation自动连线GPIO的S-AXI。
Zynq学习笔记（基本设计流程）
Zynq Standalone training
1.从“所有程序\xilinxDesignTools\Vivado 2013.2\启动Vivado2013.2，创建新工程：LED_Controller，RTL Project，verilog，选择part：family：Zynq-7000；package：clg484.（XC7Z020-1CLG484C）
Ether0：1000MHz。
PL时钟：勾选FCLK_CLK0时钟并设置相应的时钟：100MHz。
6.配置DDR。Enable DDR（打勾）。DDR3,MT41J128M16HA-15E,32BIT（两片拼接而成）, Internal Vref打勾；填写Train/Board Detail，两种方式：一用户直接写；二通过计算。选择“计算”方式，然后点OK，填写各组信号线在PCB板上的实际长度和Package的数值，相应的Delay参数就计算好了。
在LEDS的I/O Std上，修改IO标准LVCOS3.3：LVCMOS33*。
File\Save Constraints,保存文件为top.xdc。在Sourse\Constraints\constrs_1下可以看到。
22.Synthesis、Implementation、Generate Bitstream。同时选择“Open Implement Design”。
xil_printf("Status=%d\n\r",Status);
XGpio_SetDataDirection(&Gpio, LED_CHANNEL, 0);
print("XGpio_SetDataDirection\n\r");
XGpio_DiscreteWrite(&Gpio, LED_CHANNEL, 0);
7.上电。
输入0，1-9测试
附件：
/*
* main.c
*
* Created on: 2013-7-23
* Author: 910704
*/
/*
* main.c
*
* Created on: 2013-7-23
* Author: 910704
*/
#include "xparameters.h"
#include "xgpio.h"
5.配置PS时钟：CLKIN=33.3333（常用的）。CPU=666.6666；DDR_CLK=533.333.
CPU Clock Ratio=6:2:1，均为默认值。
设置外设时钟。
QSPI的模块内部有一个2分配的电路，应此想设置他的工作频率为100M，就需要将输入时钟设为200MHz。
SDIO（即SD卡的时钟），设为50MHzInstancePtr, LED_CHANNEL, DirectionMask)
#define XGpio_DiscreteRead(InstancePtr) \
XGpio_DiscreteRead(InstancePtr, LED_CHANNEL)
#define XGpio_DiscreteWrite(InstancePtr, Mask) \
14.通过GPIO写周期数控制灯的亮度。XGpio_DiscreteWrite(&Gpio, LED_CHANNEL, brightness);
15.此时在standalone_bsp_0中一直有一个红色的错误，可以采用Project\Clean…=> Project\Build All的方法消除。
3.下面是main.c的具体设计步骤，附件为完整的程序，可以拷贝以节省时间。
4.点击system.mss，可以找到外设的驱动和例程，axi_gpio_1，Examples（点击）；打开xgpio_example.c。
5.在main.c中从xgpio_example.c中拷贝并添加两个头文件。#include "xparameters.h"；#include "xgpio.h"
2.点击Flow Navigator/IP Integrator/Create Block Design，建立一个Zynq的框图设计。设计名为System
3.在框图的上方处，点击Add IP，（可以在Search中加7过滤），选ZYNQ7 Processing System；
4.双击ZYNQ7 Processing System IP模块，打开PS的配置窗口。
6.定义GPIO的ID号：#define GPIO_EXAMPLE_DEVICE_IDXPAR_AXI_GPIO_1_DEVICE_ID
在Parameter.h上用F3可以查到GPIO的ID为XPAR_AXI_GPIO_1_DEVICE_ID。
7.GPIO有两个通道，定义使用第一个。#define LED_CHANNEL 1
#define GPIO_EXAMPLE_DEVICE_ID XPAR_GPIO_0_DEVICE_ID
#define LED_CHANNEL 1
#ifdef PRE_2_00A_APPLICATION
#define XGpio_SetDataDirection(InstancePtr, DirectionMask) \
.Clk (FCLK_CLK_0),
.DutyCycle (LED_DutyCycle_tri_o),
.PWM_out (LEDS)
);
根据verilog的语法要求，屏蔽以下语句：
// FPGA_CLK_0,
// LED_DutyCycle_tri_o,
// output FPGA_CLK_0;
// output [31:0]LED_DutyCycle_tri_o;
27.然后，RUN/Debug。
开始软件设计
1.在SDK中创建应用工程。File\New\Application Project，工程名：LED_Dimmer，使用已有的板级支持包，Next，模板：空工程。
2.建立一个main.c源文件。File/New/Source File。此时会有错误，但正确编辑main.c文件后错误会消失。
勾选USB0，28-39
勾选Ethernet0，改EMIO为MIO：16-27，打开“+”，勾选MDIO：52-53
添加SD 0 40-45, CD:47, WP:46
点开GPIO，勾选GPIO MIO，设置MIO的Direction：50-51为输入，MIO7只能是输出，其余为输入输出。若看不到，就向右拉移动条。
3.使用xilinx-tool/Program Flash.选择qspi single，offset可以不填写内容。Program.
4.设置boot模式。
输入0，1-9测试
5.将LED_Dimmer.BIN文件名字改为BOOT.BIN（后缀不用修改），再拷贝到SD卡中，并插入Zedboard。
6.设置boot模式。
23.File/Export/Export hardware to SDK…，选择“Launch SDK”。
24.在SDK中，建立板级支持包。（也可以和应用工程一起建立）。
25.（红色选做）建立Application Project应用程序hello world。