用门电路设计一位的全加器
一位全加器VHDL的设计实验报告
EDA技术及应用实验报告——一位全加器VHDL的设计班级：XXX姓名：XXX学号：XXX一位全加器的VHDL设计一、实验目的：1、学习MAX+PLUSⅡ软件的使用，包括软件安装及基本的使用流程。
2、掌握用VHDL设计简单组合电路的方法和详细设计流程。
3、掌握VHDL的层次化设计方法。
二、实验原理：本实验要用VHDL输入设计方法完成1位全加器的设计。
1位全加器可以用两个半加器及一个或门连接构成，因此需要首先完成半加器的VHDL设计。
采用VHDL层次化的设计方法，用文本编辑器设计一个半加器，并将其封装成模块，然后在顶层调用半加器模块完成1位全加器的VHDL设计。
三、实验内容和步骤：1、打开文本编辑器，完成半加器的设计。
2、完成1位半加器的设计输入、目标器件选择、编译。
3、打开文本编辑器，完成或门的设计。
4、完成或门的设计输入、目标器件选择、编译。
5、打开文本编辑器，完成全加器的设计。
6、完成全加器的设计输入、目标器件选择、编译。
7、全加器仿真8、全加器引脚锁定四、结果及分析：该一位加法器是由两个半加器组成，在半加器的基础上，采用元件的调用和例化语句，将元件连接起来，而实现全加器的VHDL编程和整体功能。
全加器包含两个半加器和一或门，1位半加器的端口a和b分别是两位相加的二进制输入信号，h是相加和输出信号，c是进位输出信号。
构成的全加器中，A,B,C分别是该一位全加器的三个二进制输入端，H是进位端，Ci是相加和输出信号的和，下图是根据试验箱上得出的结果写出的真值表：信号输入端信号输出端Ai Bi Ci Si Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1。
一位全加器实验
实验1一位全加器（综合验证性）一、目的掌握组合逻辑电路, 使用74LS00“与非门”电路构成一位全加器组合逻辑电路。
掌握组合逻辑电路的基本概念和结构。
二、要求: 使用与非门构成一位全加器组合逻辑电路。
实验报告包括:1.画出一位全加器逻辑电路图；正确标出集成电路引脚。
74LS00“与非门”电路引脚名称:2.标上门电路脚号, 连接逻辑电路；发光管3.模拟输入Ai 、Bi 、Ci, 记载Si 、Ci-1实验结果。
Ai Bi Ci Si Ci-1三、实验设备和集成电路1.数字逻辑实验板一块。
2、3片74LS00, 连结导线50根。
四、考核方式1.逻辑电路图应当整洁、规范。
2.实验前作好充分实验准备。
3.数字逻辑实验课是一项实践性很强的教学课程。
考核的重点是电路连接, 调试和测试的实践性环节。
考察学生在实验中的动手能力和事实求是的科学态度。
核心是检查是否能够实际完成一位全加器数字逻辑电路, 并电路运行正确作为重要标准。
在电路连接, 调试和测试完成后, 经老师检查确认满足实验要求, 学生签字, 递交报告书, 方可通过实验一的验收。
五、连接, 调试和测试组合逻辑电路参考事项注意如下:1.实验开始时, 检查并确定实验设备上的集成电路是否符合要求。
2、导线在插孔中一定要牢固接触。
集成电路引脚与引脚之间的连线一定要良好接触。
连线在面包板上排列整齐, 连线的转弯成直角。
连线不要飞线。
3、在组合逻辑电路连线时, 为了防止连线时出错, 可以在每连接一根线以后, 在组合逻辑电路图中做一个记号, 这样可以避免搞错连线, 漏掉连线, 多余连线等现象发生。
用门电路设计一位的全加器
实验二组合逻辑设计一、实验目的1、掌握组合电路设计的具体步骤和方法；2、巩固门电路的运用和电路搭建能力；3、掌握功能表的建立与运用；4、为体验MSI中规模集成电路打基础;二、实验使用的器件和设备四2输入异或门74LS86 1片四2输入正与非门74LS00 1片TDS-4数字系统综合实验平台1台三、实验内容1．测试四2输入异或门74LS86 一个异或门的输入和输出之间的逻辑关系;2．测试四2输人与非门74LS00一个与非门的输入和输出之间的逻辑关系;3．等价变换Si=Ai错误!Bi错误!Ci-1Ci=AiBi +Ai错误!BiCi-14．画出变换后的原理图和接线图;四、实验过程1、选择实验题目,分析逻辑功能用门电路设计一位的全加器一位全加器：在进行两个数的加法运算时不仅要考虑被加数和加数而且要考虑前一位低位向本位的进位的一种逻辑器件;2、根据逻辑功能写出真值表；3、根据真值表写出逻辑函数表达式；Si=Ai错误!Bi错误!Ci-1Ci=AiBi +Ai错误!BiCi-14、利用卡诺图法或布尔代数法对逻辑函数表达式进行化简；不需化简Si=Ai错误!Bi错误!Ci-1Ci=AiBi +Ai错误!BiCi-15、将化简的逻辑表达式等价变换,统计出实验所需芯片；Si=Ai错误!Bi错误!Ci-1所需芯片：四2输入异或门74LS86 1片四2输入正与非门74LS00 1片6、根据各芯片的引脚图,测试所有需用芯片的功能,画出各芯片的功能表；VCCVCC74LS86接线图 74LS00接线图74LS 86芯片测试结果 74LS00 芯片测试结果7、根8、根9、连10、 看出接线正确;五、实验体会。
1位全加器的设计max
实验三1位全加器的设计一、实验目的：熟悉Alter公司的Max+Plus II软件，掌握采用EDA技术进行设计的过程，学会使用原理图和VHDL语言的两种方法进行电路设计。
二、实验内容：1、编写2输入或门的VHDL程序。
2、编写半加法器的VHDL程序。
3、采用原理图方法设计全加器。
4、进行逻辑编译、综合和优化。
5、进行软件仿真。
三、实验步骤：1、建立新目录：如e:\example；2、第一次运行MAX+PLUS II——进入MAX+PLUS II双击MAX+PLUS II 图标：或：开始→程序→Altera→3、创建VHDL源程序A：创建2输入或门的VHDL源程序：ORM2.VHD（1）生成一个新的文本文件：按屏幕上方的按钮，或选择“file”→“new…”，出现对话框：选择Text Editor file（文本编辑方式），然后按下OK按钮，会出现一个无标题的文本编辑窗口——Untitled-Text Editor。
（2）在编文本辑窗口中输入2输入或门的VHDL源程序：ORM2.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ORM2 ISPORT (A,B: IN STD_LOGIC;C: OUT STD_LOGIC);END ORM2;ARCHITECTURE ART1 OF ORM2 ISBEGINC<=A OR B;END ARCHITECTURE ART1;（3）保存文件：按工具栏中的按钮，或选择File→Save，出现对话框：在File Name（文件名）栏中输入文件名，如ORM2.vhd在驱动器选择栏选刚刚建立的项目路径所在的驱动器，如e：在路径栏选择所建立的项目路径，如：example在Automatic Extension（自动扩展名）的下拉菜单中选择.vhd按键，就把输入的文件存放在了目录e：\example中了。
此时，所有的标识符都变色。
实验一1 1位全加器的设计
实验一1位全加器的设计一、实验目的1.熟悉ISE软件的使用；2.熟悉下载平台的使用；3.掌握利用层次结构描述法设计电路。
二、实验原理及说明由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。
该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验板，其中a,b,cin 信号可采用实验箱上SW0,SW1,SW2键作为输入，输出sum,cout信号采用发光二极管LED3，LED2来显示。
图1 全加器原理图三、实验步骤1.在ISE软件下创建一工程，工程名为full_adder，工程路径在E盘，或DATA盘，并以学号为文件夹，注意不要有中文路径，注意：不可将工程放到默认的软件安装目录中。
芯片名为Spartan3E系列的XC3S500E-PQG2082.新建Verilog HDL文件，首先设计半加器，输入如下源程序；module half_adder(a,b,s,co);input a,b;output s,co;wire s,co;assign co=a & b;assign s=a ^ b;endmodule3.保存半加器程序为half_adder.v，通过HDL Bench画仿真波形，获得仿真用激励文件，随后进行功能仿真、时序仿真，验证设计的正确性，观察两种仿真波形的差异。
4.在Design窗口中，选择Design Utilities→Create Schematic Symbol创建半加器模块；5.新建一原理图(Schematic)文件，在原理图中调用两个半加器模块、一个或门模块,按照图1所示连接电路，并连接输入、输出引脚。
完成后另保存full_adder.sch。
6.对设计进行综合，如出现错误请按照错误提示进行修改。
7.HDL Bench画仿真波形，获得仿真用激励文件，分别进行功能与时序仿真，验证全加器的逻辑功能，观察两类波形的差异。
d电路功能为1位二进制数全加器
d电路功能为1位二进制数全加器在数码世界中，电路功能为1位二进制数的全加器扮演着至关重要的角色。
全加器是计算机和其他电子设备中常用的逻辑电路，用于将两个二进制数相加，并考虑到进位。
本文旨在通过深入探讨全加器的功能和原理，帮助读者更好地理解其在电子领域的重要性。
一、全加器的基本功能全加器是一种具有三个输入（A、B和进位Cin）和两个输出（和S以及进位Cout）的逻辑电路。
其主要功能是将两个单独的二进制数相加，并考虑到可能存在的进位。
当我们需要将两个数字相加时，全加器可以提供一个完整的解决方案，确保计算的准确性和完整性。
二、全加器的原理解析1. 输入部分：全加器有三个输入引脚，分别对应要相加的两个二进制数（A和B），以及从上一位传递过来的进位（Cin）。
2. 处理部分：通过逻辑门电路的组合和运算，全加器能够按照规定的运算法则，将输入的二进制数进行相加，并输出相加的结果和可能的进位。
3. 输出部分：全加器有两个输出引脚，分别用来输出相加的结果（和S）和可能的进位（Cout）。
通过以上原理解析，我们可以更清晰地理解全加器的工作方式和实现原理。
三、全加器的应用领域全加器是计算机及电子设备中的基本组成部分，广泛应用于各类数字电路中，如ALU（算术逻辑单元）、加法器和减法器等。
在进行数字运算的过程中，全加器能够提供准确的计算结果，并保证数字的正确性和可靠性。
全加器在信息处理、通信、控制系统等领域都有着重要的应用价值。
四、个人观点和理解全加器作为计算机及电子设备中的基本组成部分，扮演着至关重要的角色。
它不仅提供了数字运算的基础支持，还为数字系统的稳定运行和高效计算提供了坚实的基础。
在未来的发展中，随着数字化技术的不断进步，全加器的功能和作用将变得愈发重要，对于计算机科学和工程技术也将产生深远的影响。
总结回顾通过本文的阐述，我们对全加器的功能和原理有了更深入的理解。
全加器作为一种基本的逻辑电路，在数字系统中有着广泛的应用，并为数字运算提供了可靠的基础支持。
一位全加器
END ENTITY f_adder;ARCHITECTURE fd1 OF f_adder ISCOMPONENT h_adderPORT ( a，b : IN STD_LOGIC;co，so : OUT STD_LOGIC);END COMPONENT ；COMPONENT or2aPORT (a，b : IN STD_LOGIC;c : OUT STD_LOGIC);END COMPONENT；SIGNAL d，e，f : STD_LOGIC;BEGINu1 : h_adder PORT MAP(a=>ain，b=>bin，co=>d，so=>e);u2 : h_adder PORT MAP(a=>e， b=>cin， co=>f，so=>sum); u3 : or2a PORT MAP(a=>d， b=>f， c=>cout);END ARCHITECTURE fd1;（2）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT (a, b : IN STD_LOGIC;co, so : OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder isSIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ;BEGINabc <= a & b ;PROCESS(abc)BEGINCASE abc ISWHEN "00" => so<='0'; co<='0' ;WHEN "01" => so<='1'; co<='0' ;WHEN "10" => so<='1'; co<='0' ;WHEN "11" => so<='0'; co<='1' ;WHEN OTHERS => NULL ;END CASE;END PROCESS;END ARCHITECTURE fh1 ;（3）LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT (a, b :IN STD_LOGIC;c : OUT STD_LOGIC );END ENTITY or2a；ARCHITECTURE one OF or2a ISBEGINc <= a OR b ;END ARCHITECTURE one五、实验仿真、结果及分析1.仿真结果如图2.结果及分析：该一位加法器是由两个半加器组成，在半加器的基础上，采用元件的调用和例化语句，将元件连接起来，而实现全加器的VHDL编程和整体功能。
全加器逻辑电路图
全加器逻辑电路图
全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。
一位全加器可以处理低位进位，并输出本位加法进位。
多个一位全加器进行级联可以得到多位全加器。
常用二进制四位全加器74LS283。
逻辑电路图设计如下：
一位全加器(FA)的逻辑表达式为：
S=A⊕B⊕Cin
Co=(A⊕B)Cin+AB
其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；
如果要实现多位加法可以进行级联，就是串起来使用；比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法。
扩展资料：
全加器是组合逻辑电路中最常见也最实用的一种，考虑低位进位的加法运算就是全加运算，实现全加运算的电路称为全加器。
而其功能设计可以根据组合逻辑电路的设计方法来完成。
通过逻辑门、74LS138译码器、74LS153D数据选择器来实现一位全加器的电路设计，并且实现扩展的两位全加器电路。
并且Multisim是一个专门用于电路设计与仿真的工具软件。
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实验二组合逻辑设计
一、实验目的
1、掌握组合电路设计的具体步骤和方法；
2、巩固门电路的运用和电路搭建能力；
3、掌握功能表的建立与运用；
4、为体验MSI（中规模集成电路）打基础。
二、实验使用的器件和设备
四2输入异或门74LS86 1片
四2输入正与非门74LS00 1片
TDS-4数字系统综合实验平台1台
三、实验内容
1．测试四2输入异或门74LS86 一个异或门的输入和输出之间的逻辑关系。
2．测试四2输人与非门74LS00一个与非门的输入和输出之间的逻辑关系。
3．等价变换Si=Ai○十Bi○十Ci-1
Ci=AiBi +（Ai○十Bi）Ci-1
4．画出变换后的原理图和接线图。
四、实验过程
1、选择实验题目，分析逻辑功能
用门电路设计一位的全加器
一位全加器：在进行两个数的加法运算时不仅要考虑被加数和加数而且要考虑前一位(低位)向本位的进位的一种逻辑器件。
2、根据逻辑功能写出真值表；
3、根据真值表写出逻辑函数表达式；
Si=Ai○十Bi○十Ci-1
Ci=AiBi +（Ai○十Bi）Ci-1
4、利用卡诺图法或布尔代数法对逻辑函数表达式进
行化简；
不需化简
Si=Ai○十Bi○十Ci-1
Ci=AiBi +（Ai○十Bi）Ci-1
5、将化简的逻辑表达式等价变换，统计出实验所需芯片；
Si=Ai○十Bi○十Ci-1
所需芯片：
四2输入异或门74LS86 1片
四2输入正与非门74LS00 1片
6、根据各芯片的引脚图，测试所有需用芯片的功能，画出各芯片的功能表；
VCC
VCC
74LS86接线图 74LS00接线图
74LS 86芯片测试结果74LS00 芯片测试结果
10、分析数据，是否实现所需的逻辑功能。
由以上可以看出，理论值与实测值一致，说明等价变化和电路接线正确。
五、实验体会。