全加器设计
full_adder全加器设计
VHDL语言与数字集成电路设计报告指导老师：张鹰全加器的延迟分析引言：全加器是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。
一位全加器可以处理低位进位，并输出本位加法进位。
多个一位全加器进行级联可以得到多位全加器。
本次设计首先介绍一位全加器的功能，电路原理图，接着主要对全加器电路进行延迟分析，包括传输延迟和惯性延迟的分析。
通过对全加器电路延迟的分析，以达到对信号运算中时间延迟的深入理解。
1． 全加器电路的功能表1 半加器逻辑真值表根据以上真值表得到半加器逻辑表达式为:s = a ⊕b=[a*b+(a+b)’]’co = a*b全加器在半加器基础上可以实现带低位进位的功能，其电路逻辑真值表如表2：表2 全加器逻辑真值表根据以上真值表可知全加器逻辑表达式：s ＝a ⊕b ⊕cinco ＝a*b ＋cin*（a ⊕b ）2．全加器电路原理图根据以上可知，全加器可以由两个半加器组成，结构图如图1所示：图1 两个半加器组成全加器结构图从半加器逻辑表达式得全加器整体电路原理图如图2所示：图2 全加器电路原理图3．全加器电路延迟分析在以上全加器电路原理图中，只涉及到三个基本逻辑门，分别是非门，与非门，或非门，假设三个门的延迟如表3所示：表3 三个基本逻辑门的延迟模型从而根据最长路径延迟10ns和惯性延迟6ns,得到cin到s的输出传输延迟为10ns-6ns=4ns延迟。
4．全加器电路VHDL代码及modelsim仿真图：对于全加器电路的输入惯性延迟和输出传输延迟模型可由图3表示：图3 全加器惯性延迟和传输延迟等效模型跟据上图延迟模型，可以写出相应VHDL代码。
对于co端口，其延迟部分的VHDL代码如下：a_buffer <=a_in after 8ns;b_buffer<=b_in after 8ns;cin_buffer<=cin_in after 6ns;a<=transport a_buffer after 14ns;b<=transport b_buffer after 14ns;cin<=transport cin_buffer after 6ns;即可以得到输入端口a,b,cin到输出端口co的延迟描述。
设计全加器实验报告
一、实验目的1. 掌握全加器的基本原理和设计方法。
2. 熟悉使用Quartus II软件进行原理图输入、编译、仿真和下载等操作。
3. 培养学生动手实践能力和创新思维。
二、实验原理全加器是一种能够进行二进制加法运算的数字电路，它能够处理来自低位的进位输入。
全加器由两个半加器和两个或门组成。
其中，两个半加器分别用于处理两个一位二进制数的相加，而两个或门则用于处理来自低位的进位输入。
全加器的输入信号包括三个：两个加数A和B，以及来自低位的进位输入Cin。
输出信号包括两个：和S和进位Cout。
全加器的逻辑表达式如下：S = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (B ∧ Cin) ∨ (A ∧ Cin)三、实验器材1. Quartus II软件2. FPGA开发板3. 连接线4. 电源四、实验步骤1. 创建工程（1）打开Quartus II软件，选择“File”→“New Project Wizard”创建新工程。
（2）填写工程名称、工程路径等信息，点击“Next”。
（3）选择目标器件，点击“Next”。
（4）选择“Block Diagram/Schematic File”作为工程类型，点击“Next”。
（5）填写工程文件名称，点击“Finish”。
2. 设计全加器原理图（1）在原理图编辑窗口中，双击鼠标左键弹出元件输入对话框。
（2）在对话框右侧打开元件库，找到所需的半加器、或门等元件。
（3）将半加器和或门等元件拖入原理图编辑窗口。
（4）连接元件，形成全加器电路。
3. 编译工程（1）选择“Processing”→“Start Compilation”开始编译。
（2）等待编译完成，检查编译报告。
4. 仿真（1）选择“Simulation”→“Start Simulation”开始仿真。
（2）在仿真窗口中观察波形，验证全加器电路的功能。
5. 下载到FPGA开发板（1）选择“Tools”→“Programmer”打开编程器。
实验五全加器的设计及应用
实验五全加器的设计及应用一、实验目的（1）进一步加深组和电路的设计方法。
（2）会用真值表设计半加器和全加器电路，验证其逻辑功能。
（3）掌握用数据选择器和译码器设计全加器的方法。
二、预习要求（1）根据表5-1利用与非门设计半加器电路。
（2）根据表5-2利用异或门及与非门设计全加器电路。
三、实验器材（1）实验仪器：数字电路实验箱、万用表；（2）实验器件：74LS04、74LS08、74LS20、74LS32、74LS86、74LS138、74LS153；四、实验原理1.半加器及全加器电子数字计算机最基本的任务之一就是进行算术运算，在机器中的四则运算——加、减、乘、除都是分解成加法运算进行的，因此加法器便成了计算机中最基本的运算单元。
（1）半加器只考虑了两个加数本身，而没有考虑由低位来的进位（或者把低位来的进位看成0），称为半加，完成半加功能的电路为半加器。
框图如图5-1所示。
一位半加器的真值表如表5-1所示。
表5-1 半加器真值表0 0 00 1 01 0 0 1 1 0 1 02 0 1 0 0 0图5-1 半加器框图由真值表写逻辑表达式：画出逻辑图，如图5-2所示：（a）逻辑图（b）逻辑符号图5-2 半加器（2）全加器能进行加数、被加数和低位来的进位信号相加，称为全加，完成全加功能的电路为全加器。
根据求和结果给出该位的进位信号。
即一位全加器有3个输入端：（被加数）、（加数）、（低位向本位的进位）；2个输出端：（和数）、（向高位的进位）。
下面给出了用基本门电路实现全加器的设计过程。
1）列出真值表，如表5-2所示。
表5-2 全加器真值表半加器全加器0 0 00 1 01 0 0 1 1 0 1 02 0 1 0 0 10 0 10 1 11 0 1 1 1 1 1 0 1 11 12 1从表5-2中看出，全加器中包含着半加器，当时，不考虑低位来的进位，就是半加器。
而在全加器中是个变量，其值可为0或1。
VHDL全加器的设计
实验四全加器的设计一、实验目的通过VHDL语言设计4位全加器，掌握加法器的设计方法；学习利用软件工具的模块封装（1位全加器）及连接使用方法，在软件工具的原理图输入法下完成4位全加器的设计。
二、实验原理根据数字电路全加器的理论知识，按图1所示的1位全加器的管脚图进行设计。
图 1 1位全加器管脚图三、实验内容用VHDL语言设计1位全加器，进行编译、波形仿真及器件编程。
代码一见附录，仿真图如下图 2 1位全加器功能仿真图使用原理图设计4位全加器进行编译、波形仿真及器件编程。
原理图如下仿真图如下用VHDL语言设计4位全加器，进行编译、波形仿真及器件编程，代码二见附录，仿真图如下图 5 4位全加器功能仿真图附录代码一、library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity swqjq isport (a,b:in std_logic;ci:in std_logic;co:out std_logic;s:out std_logic);end swqjq;architecture zhang of swqjq isbeginprocess (a,b,ci)beginif(a='0'and b='0'and ci='0') thens<='0';co<='0';elsif(a='1'and b='0'and ci='0') thens<='1';co<='0';elsif(a='0'and b='1'and ci='0') thens<='1';co<='0';elsif(a='1'and b='1'and ci='0') thens<='0';co<='1';elsif(a='0'and b='0'and ci='1') thens<='1';co<='0';elsif(a='0'and b='1'and ci='1') thens<='0';co<='1';elsif(a='1'and b='0'and ci='1') thens<='0';co<='1';elses<='1';co<='1';end if;end process;end zhang;代码二、library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder4b isport ( ci:in std_logic;a,b:in std_logic_vector(3 downto 0);s:out std_logic_vector(3 downto 0);co:out std_logic);end adder4b;architecture zhang of adder4b issignal sint:std_logic_vector(4 downto 0); signal aa,bb:std_logic_vector(4 downto 0); beginaa<='0'&a(3 downto 0);bb<='0'&b(3 downto 0);sint<=aa+bb+ci;s(3 downto 0)<=sint(3 downto 0);co<=sint(4);end zhang;。
实验二 全加器的设计
实验二全加器的设计一、实验目的1、掌握MAX+plus 软件的使用方法。
2、掌握层次化设计方法：底层为文本文件，顶层为图形文件。
3、通过全加器的设计掌握利用EDA软件进行电子线路设计的过程。
二、实验设备1、计算机2、MAX+plus II软件及实验箱三、实验原理加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。
全加器，全加器是实现两个一位二进制数及低位来的进位数相加（即将三个二进制数相加），求得和数及向高位进位的逻辑电路。
所以全加器有三个输入端（A，B，C）和两个输出端SO，CO）。
1、逻辑关系：CO=AB SO=AB+BA=A⊕B语句：SO<=NOT(A XOR (NOT B))CO<=A AND B2、逻辑关系：语句：SO<=NOT(A XOR (NOT B)); CO<=A AND B;SO=A⊕B⊕C CO=AB+CA+CB四、实验内容1、半加器的设计：完成源程序的编辑、编译、仿真。
2、两输入或门的设计：完成源程序的编辑、编译、仿真。
3、全加器的设计：完成源程序的编辑、编译、仿真。
五、实验步骤1、启动MAX+plus II 10.0 软件2、底层文件：新建文件文本文件：（1）File \ New \Text Editor File（2）在文本文件上输入代码（3）保存文本文件：File\Save\H-adder.vhd 扩展名为*.vhd（4）设置为当前文件：点击File\Project\set project to current file 设置项目为当前文件（5）编译1）选择芯片型号：点击Assign\Device：Ep1k30QC208-32）编译:点击MAX+plus II \ Compiler \ Start 开始编译,生成.pof 文件(CPLD) （6）仿真1）启动ＭaxplusII\Ｗavefrom editor 菜单，进入波形编辑窗口；2）导入输入输出节点：将鼠标移至空白处并单击鼠标右键，Enter Nodes from SNF 将欲仿真的所有Ｉ／Ｏ管脚加入。
第01章 全加器的设计
1.2 项目理论知识
1.2.1 EDA技术简介 1.2.2 可编程逻辑器件的硬件结构 1.2.3 QuartusⅡ集成开发环境
1.2.1 EDA技术简介
一、EDA技术的概念 EDA 是Electronic Design Automation(电子设计自动 化)的缩写. EDA 技术以计算机为工具,设计者在EDA 软件平台上, 用硬件描述语言完成设计文件,然后由计算机自动地完 成逻辑编译、化简、分割、综合、优化、布局、布线 和仿真,以及对特定目标芯片的适配编译、逻辑映射和 编程下载等工作.
1.2.2 可编程逻辑器件的硬件结构
２．可编程逻辑器件的分类
可编程逻辑器件按集成度,可分为低集成度可编程逻辑 器件和高集成度可编程逻辑器件。
1.2.2 可编程逻辑器件的硬件结构
３．低集成度可编程逻辑器件 （1）PROM：Programmable Read Only Memory （2）PLA：Programmable Array Logic （3）PAL：Programmable Logic Array （4）GAL：Generic Array Logic
1.2.2 可编程逻辑器件的硬件结构
4．高集成度可编程逻辑器件 （1）EPLD：Erasable Programmable Logic Device （2）CPLD：Complex Programmable Logic Device ①宏单元是CPLD的基本结构,由它来实现基本的逻辑功 能. ②可编程连线负责信号传递,连接所有的宏单元. ③I/O 引脚控制块负责输入、输出的电气特性控制,比如 可以设定集电极开路输出、摆率控制、三态输出等. （3）FPGA：Field Programmable Gate Array ①IOE(inputoutputelement,输入输出单元) ②LAB(logicarrayblock,逻辑阵列块) ③Interconnect(内部连接线).
全加器全减器设计实验报告
全加器全减器设计实验报告1. 引言全加器和全减器是数字电路中常用的基本电路模块之一。
全加器用于将两个二进制数相加，全减器用于将两个二进制数相减。
在本实验中，我们将设计并实现一个4位的全加器和一个4位的全减器电路。
2. 原理2.1 全加器全加器是由两个半加器和一个或门组成的电路。
一个半加器用于计算两个输入位的和，另一个半加器用于计算进位值。
将两个半加器的结果和进位值通过或门进行运算，即可得到全加器的输出。
如下图所示为全加器的逻辑电路图：其中，A和B为输入信号，用于表示待相加的两个二进制数的对应位；S为输出信号，表示两个输入数的对应位相加的结果；C为进位信号，表示相加时产生的进位。
2.2 全减器全减器是由两个半减器和一个与非门组成的电路。
与全加器类似，一个半减器用于计算两个输入位的差，另一个半减器用于计算借位值。
将两个半减器的结果和借位值通过与非门进行运算，即可得到全减器的输出。
如下图所示为全减器的逻辑电路图：其中，A和B为输入信号，用于表示待相减的两个二进制数的对应位；D为输出信号，表示两个输入数的对应位相减的结果；B为借位信号，表示相减时需要借出的位。
3. 设计和实现3.1 全加器设计根据2.1中的原理，我们可以使用两个半加器和一个或门来实现一个4位的全加器电路。
根据全加器的逻辑电路图，我们可以将四个输入位（A0, A1, A2, A3）依次与另外四个输入位（B0, B1, B2, B3）连接到两个半加器中，然后将两个半加器的和（S0, S1, S2, S3）通过或门进行运算。
此外，计算进位值需要使用到四个位的与门（And）。
具体电路图如下：3.2 全减器设计根据2.2中的原理，我们可以使用两个半减器和一个与非门来实现一个4位的全减器电路。
根据全减器的逻辑电路图，我们可以将四个输入位（A0, A1, A2, A3）依次与另外四个输入位取反连接到两个半减器中，然后将两个半减器的差（D0, D1, D2, D3）通过与非门进行运算。
设计一位全加器的设计流程概述,基本步骤
设计一位全加器的设计流程概述,基本步骤下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。
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学院：计算机学院
专业：信息与计算科学
姓名：方荣华
学号：0908060223
班级：0902
全加器
一位全加器 全加器是能够计算低位进位的二进制加法电路
一位全加器(FA)的逻辑表达式为：
S＝A⊕B⊕Cin
Co＝AB＋BCin＋ACin
其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出； 如果要实现多位加法可以进行级联，就是串起来使用；比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并
行快速相加可以用超前进位加法，
超前进位加法前查阅相关资料；
如果将全加器的输入置换成A和B的组合函数Xi和Y（S0 (3)
制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构
结构。
即 X＝f（A，B)
Y＝f（A，B）
不同的控制参数可以得到不同的组合函数,因而能够实现多种算术
运算和逻辑运算。
半加器、全加器、数据选择器及数据分配器
1.验证半加器、全加器、数据选择器、数据分配器的逻辑功能。
2.学习半加器、全加器、数据选择器的使用。
3.用与非门、非门设计半加器、全加器。
4.掌握数据选择器、数据分配器扩展方法。
1.半加器和全加器
根据组合电路设计方法,列出半加器的真值表,见表7。
逻辑表达式为：
S =AB + AB= A⊕B
C = AB
半加器的逻辑电路图如图17所示。
用两个半加器可组成全加器,原理图如图18所示。
在实验过程中,我们可以选异或门74LS86及与门74LS08来实现半加器的逻辑功能；也可用全与非门如74LS00、反相器74LS04组成半加器。
这里全加器不用门电路构成,而选用集成的双全加器74LS183。
其管脚排列
和逻辑功能表分别见图19和表4.9所示
（a）用异或门组成的半加器（b）用与非门组成的半加器
图17 半加器逻辑电路图
图18 由二个半加器组成的全加器
图19 74LS183双全加器管脚排列图
2.数据选择器和数据分配器
数据选择器又叫多路开关,其基本功能相当于单刀多位开关,其集成电路有“四选一”、“八选一”、“十六选一”等多种类型。
这里我们以“八选一”数据选择器74LS151为例进行实验论证。
数据分配器,实际上其逻辑功能与数据选择器相反。
它的功能是使数据由1个输入端向多个输出端中的某个进行传送,它的电路结构类似于译码器。
所不同的是多了一个输入端。
若选择器输入端恒为1,它就成了上一实验的译码器。
实际上,我们可以用译码器集成产品充当数据分配器。
例如,用2-4线译码器充当四路数据分配器,3–8线译码器充当八路数据分配器。
就是将译码器的译码输出充当数据分配器输出,而将译码器的使
能输入充当数据分配器的数据输入。
1.半加器、全加器（1）根据组合电路设计方法,列出半加器的逻辑功能表,见表7。
由异或门74LS86和与门74LS08组成半加器,半加器的实验电路图如图20所示。
74LS86的管脚排列图见图21所示（74LS08管脚排列图见门电路实验的图2）。
将74LS86、74LS08集成片插入IC 空插座中,按实验电路图20接线,进行半加器逻辑功能验证。
实验时输入端A 、B 接输入信号,输出端S 、C 接发光二极管LED,观察和数与进位数,并记录。
（2）全加器逻辑功能验证：本实验中全加器不用门电路构成,而选用集成的双全加器74LS183。
将74LS183集成片插入IC 空插座中验证其逻辑功能与表8中结果进行比较。
图20 用异或门组成的半加器实验电路图
图21 74LS86管脚排列图表7 半加器逻辑功能表输 入和进 位A B S C 0 00 11 01 101100001表8 全加器逻辑功能表输 入输 出C i-1 B A S i C i
0 0 00 0 10 01 0
0 1 0
0 1 1
1 0 0 1 0 1 1 1 0 1 1 11 0
0 1
1 0 0 1
0 1
1 1
将全加器74LS183集成片插入IC空插座,输入端A、B、C i-1分别接逻辑开关K1、K2、K3,输出S i和C i接发光二极管LED。
按全加器逻辑功能表输入逻辑电平信号,观察输出S i及进位C i并记录下来。
2.数据选择器和数据分配器
（1）数据选择器
将74LS151“八选一”数据选择器插入IC空插座中（管脚排列图如图22所示）,按图23接线。
其中C、B、A为三位地址码,S为低电平选通输入端,D0~D7为数据输入端,输出Y为原码输出端,W为反码输出端。
置选通端S为0电平（即低电平）,数据选择器被选中,拨动逻辑开关K3~K1分别为000,001，…111（置数据输入端D0~D7分别为10101010或11110000）,观
察输出端Y和W输出结果,并记录。
图22 74LS151管脚排列图
图23 八选一数据选择器实验接线图
（2）数据分配器,其逻辑功能与数据选择器相反，常常用译码器集成片充当数据分配器。
在多路分配器中用3线-8线74LS138译码器接成数据分配器形式,从而完成多路信号的传输。
具体实验接线见图24。
图24 多路信号传输实验接线图（多路分配器）
将74LS138集成片插入IC空插座中（管脚排列图见“编码器”图4.27）,按图4.46接线。
D0~D7分别接数据开关或逻辑开关,D'0~D'7接8个发光二极管LED显示输出,数据选择器和数据分配器的地址码一一对应相连,并接三位逻辑电平开关（也可用8421码拨码开关的4、2、1三位或三位二进制计数器的输出端Q C、Q B、Q A）。
把数据选择器74LS151原码输出端Y与74LS138的G2A和G2B输入端相连,二个集成片的通选分别接规定的电平。
这样即完成了多路分配器的功能验证。
置D0~D7为11110000和10101010两种状态,再分别两次置地址码A3~A0为0~7,观察输出发光二极管LED的状态,并记录。