实验一、1位全加器的原理图设计

实验一一位全加器的原理图设计

一、实验目的：

1、学习QuartusⅡ软件的使用，包括软件安装及基本的使用流程。

2、掌握用原理图输入法设计简单组合电路的方法和详细设计流程。

3、掌握原理图的层次化设计方法。

二、实验原理：

本实验要用原理图输入设计方法完成1位全加器的设计。1位全加器可以用两个半加器及一个或门连接构成，因此需要首先完成半加器的设计。采用原理图层次化的设计方法，按照课本4.5节介绍的方法用原理图输入法设计一个半加器，并将其封装成模块，然后在顶层调用半加器模块完成1位全加器的设计。

三、实验内容和步骤：

1、打开原理图编辑器，完成半加器的设计。

半加器原理图如下：

2、完成1位半加器的设计输入、目标器件选择、编译和仿真各步骤，详细过程见教材4.5节相关内容。

3、正确完成之后，选择“File”/“create/Update”/“Create Symbol file for current file”,将文件变成一个包装好的单一元件模块待调用。

4、调用1位半加器模块可画出以下1 位全加器：

5、保存并完全编译，进行仿真，给出仿真结果。

6、引脚锁定并下载。

7、引脚锁定后再重新编译，并连接实验箱进行下载。注意第一次下载时的一些设定。

四、根据以上的实验内容写出实验报告，包括实验目的、实验原理、实验内容和步骤、仿真分析、硬件测试，给出仿真波形图及实验总结。