实验一1 1位全加器的设计

实验一1位全加器的设计

一、实验目的

1.熟悉ISE软件的使用；

2.熟悉下载平台的使用；

3.掌握利用层次结构描述法设计电路。

二、实验原理及说明

由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验板，其中a,b,cin 信号可采用实验箱上SW0,SW1,SW2键作为输入，输出sum,cout信号采用发光二极管LED3，LED2来显示。

图1 全加器原理图

三、实验步骤

1.在ISE软件下创建一工程，工程名为full_adder，工程路径在E盘，或DATA盘，

并以学号为文件夹，注意不要有中文路径，注意：不可将工程放到默认的软件安装

目录中。芯片名为Spartan3E系列的XC3S500E-PQG208

2.新建Verilog HDL文件，首先设计半加器，输入如下源程序；

module half_adder(a,b,s,co);

input a,b;

output s,co;

wire s,co;

assign co=a & b;

assign s=a ^ b;

endmodule

3.保存半加器程序为half_adder.v，通过HDL Bench画仿真波形，获得仿真用激励文

件，随后进行功能仿真、时序仿真，验证设计的正确性，观察两种仿真波形的差异。

4.在Design窗口中，选择Design Utilities→Create Schematic Symbol创建半加器模

块；

5.新建一原理图(Schematic)文件，在原理图中调用两个半加器模块、一个或门模块,

按照图1所示连接电路，并连接输入、输出引脚。完成后另保存full_adder.sch。

6.对设计进行综合，如出现错误请按照错误提示进行修改。

7.HDL Bench画仿真波形，获得仿真用激励文件，分别进行功能与时序仿真，验证全

加器的逻辑功能，观察两类波形的差异。

8.根据下载板的情况锁定引脚

9.下载，采用JATG方式进行下载，通过SW0,SW1,SW2输入，观察的LED2，LED3，

亮灭情况，验证全加器的逻辑功能。

四、思考题

1.为什么在实验步骤3中，将半加器保存为half_adder，可否保存为full_adder？

2.对电路进行功能仿真与时序仿真时，发现二者有什么样的区别？

3.为什么要进行引脚锁定？

4.采用层次结构法描述电路有什么样的优点？