一位全加器电路版图设计

目录

1 绪论 (1)

1.1 设计背景 (1)

1.2 设计目标 (1)

2一位全加器电路原理图编辑 (2)

2.1 一位全加器电路结构 (2)

2.2 一位全加器电路仿真分析波形 (3)

2.3 一位全加器电路的版图绘制 (3)

2.4一位全加器版图电路仿真并分析波形 (3)

2.5 LVS检查匹配 (3)

总结 (3)

参考文献 (3)

附录一：电路原理图网表 (3)

附录二：版图网表 (3)

1 绪论

1.1 设计背景

Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。早期的集成电路版图编辑器L-Edit在国已具有很高的知名度。Tanner EDA Tools 也是在L-Edit的基础上建立起来的。整个设计工具总体上可以归纳为电路设计级和版图设计级两大部分，即以S-Edit 为核心的集成电路设计、模拟、验证模块和以L-Edit为核心的集成电路版图编辑与自动布图布线模块。Tanner软件包括S-Edit，T-Spice，L-Edit与LVS[1]。

L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC 设计者和生产商提供了快速、易用、精确的设计系统。

1.2 设计目标

1.用tanner软件中的原理图编辑器S-Edit编辑一位全加器电路原理图

2.用tanner软件中的TSpice对一位全加器的电路进行仿真并分析波形

3.用tanner软件中的版图编辑器L-Edit进行一位全加器电路的版图绘制，并进行

DRC验证

4.用tanner软件中的TSpice对一位全加器的版图进行仿真并分析波形

5.用tanner软件的layout-Edit中的lvs功能对一位全加器进行LVS检验观察原理图与版图的匹配程度

2一位全加器电路原理图编辑

2.1 一位全加器电路结构

一位全加器电路是数据运算和数字信号处理中应用最广泛的组合模块之一。全加器电路由传统的CMOS电路构成，整个电路分为4行，P管与N管各两行。由于进位电路的器件数少，用第2和第3行组成进位电路的前级，第1行和第4行组成求和电路的前级。由于第2、3行的器件比1、4少，其有源区水平方向的长度比第1、4行短，可以让多晶C从第1行延伸到第4行而不跨越第2.3行的有源区，避免了形成寄生MOS管的可能。PMOS管的衬底连接系统最高电位，NMOS管的衬底连接系统的最低电位[2]。电路原理图如图2.1所示：

图2.1 一位全加器电路原理图

2.2 一位全加器电路仿真分析波形

给一位全加器电路网表输入高电平电源电压VDD和低电平GND，添加库，加入激励，再进行瞬态分析[3]，

.include F:\13\tanner\TSpice70\models\ml2_125.md

vvdd VDD GND 5

va A GND PULSE (0 5 0 5n 5n 50n 100n)

vb B GND PULSE (0 5 0 5n 5n 60n 120n)

vc C GND PULSE (0 5 0 5n 5n 70n 140n)

.tran/op 10n 400n method=bdf

.print tran v(A) v(B) v(C) v(SUM) v(CO)

对一位全加器电路进行TSpice进行仿真，分析输出波形与自己设计电路的逻辑功能是否一致。波形图如下图2.2所示：

图2.2一位全加器电路原理图输入输出仿真波形

2.3 一位全加器电路的版图绘制

用L-Edit版图绘制软件对一位全加器电路进行版图绘制，同时进行DRC检查，对于进位和求和的输出反相器都采用了比较大的宽长比，进位从左面输出，求和从右面输出，整个版图的宽度和长度显得比较适中。一位全加器版图如图2.3所示：

图2.3 一位全加器电路版图及DRC验证结果

2.4一位全加器版图电路仿真并分析波形

给一位全加器版图网表输入高电平电源电压VDD和低电平GND，添加库，加入激励，再进行瞬态分析，

.include F:\13\tanner\TSpice70\models\ml2_125.md

vvdd VDD GND 5

va A GND PULSE (0 5 0 5n 5n 50n 100n)

vb B GND PULSE (0 5 0 5n 5n 60n 120n)

vc C GND PULSE (0 5 0 5n 5n 70n 140n)

.tran/op 10n 400n method=bdf

.print tran v(A) v(B) v(C) v(SUM) v(CO)

对一位全加器版图进行TSpice进行仿真，分析输出波形与自己设计电路的逻辑功能是否一致。波形图如下图2.4所示：

图2.4一位全加器版图输入输出仿真波形