VHDL实验报告
VHDL实验报告JK触发器、同步计数器
Verilog HDL实验报告Verilog 实验报告题目：JK触发器、同步计数器系部名称：通信工程专业名称：通信工程班级：班内序号：学生姓名：时间：2010.11.28一、实验内容：用JK触发器构成同步计数器：设计一个同步计数器，其逻辑图和JK触发器的逻辑图所示。
清零信号clear低电平有效，输入数据在时钟信号clock的上升沿被锁存，触发器在clock的下降沿输出，当count_enable信号为低电平时停止计数。
写出同步计数器的verilog描述和激励模块，在激励模块中使用clear和count_enable对计数器进行测试，并显示输出计数Q[3:0]。
二、实验原理图：JK触发器构成同步计数器源代码：//主模块module synchronous_counter(clear,clock,count_enable,Q);input clear,clock,count_enable;output [3:0] Q;wire qbar1,qbar2,qbar3,qbar0;wire a,b,c;assign a = Q[0] & count_enable;assign b = a & Q[1];assign c = b & Q[2];JK_flip_flop myJK(count_enable,count_enable,clock,clear,Q[0],qbar0);JK_flip_flop myJK1(a,a,clock,clear,Q[1],qbar1);JK_flip_flop myJK2(b,b,clock,clear,Q[2],qbar2);JK_flip_flop myJK3(c,c,clock,clear,Q[3],qbar3);endmodule//调用的JK触发器模块module JK_flip_flop(j,k,clock,clear,q,qbar);input j,k,clock,clear;output q,qbar;wire a,b,y,ybar,c,cbar,d,q,qbar;assign a = ~ (((qbar & j)& clock) & clear);assign b = ~ ((clock & k) & q);assign y = ~ (a & ybar);assign ybar = ~ ((y & clear) & b);assign c = ~(y & cbar);assign cbar = ~ clock;assign d = ~ (cbar & ybar);assign q = ~ (c & qbar);assign qbar = ~ ((q & clear) & d);endmodule测试文件源代码：module count_test;reg count_enable=1,clock=0,clear=0;wire [3:0]Q;synchronous_counter myCount(clear,clock,count_enable,Q);initial #10 clear=1;always@(negedge clock)begin$monitor($time," clear=%b,count_enable=%b,Q=%b%b%b%b\n",clear,count_enable,Q[3],Q[2],Q[1],Q[0]);endalways clock = #5 ~clock;always count_enable= #170 ~count_enable; endmodule实验结果：波形图：三、实验心得：这次实验比上一次顺利多了，可能是因为有了前一次的铺垫，我对软件的熟悉度有了一定的提高。
VHDL实验报告
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#50 S1=1;S2=0; #50 A=0;B=0;C=1;D=0; #50 S1=0;S2=1; #50 A=1;B=0;C=0;D=1; #200 $stop; end MUX41b MUX41b1 (.A(A),.B(B),.C(C),.D(D),.S1(S1),.S2(S1),.Y(Y));//元件例化 endmodule If else 方法仿真图：
实验一 半加器电路的设计
一．实验目的 （1)掌握 Modelsim 软件的编译、仿真方法 (2)熟练运用 Modelsim 软件进行 VHDL 程序设计开发 (3)掌握基于 Modelsim 的组合逻辑电路设计方法 (4)利用 VHDL 的逻辑表达式描述门电路 (5)利用 VHDL 的代码完成半加器设计 二．实验内容 1.实验要求：设计一个两位二进制半加器，半加器只考虑了两个加数本身，没有考虑由低位 来的进位。 2.半加器的输入为 A 和 B。输出为 SO 和 CO。 使用 Verilog HDL 程序实现上述实验内容，并使用 modelsim 仿真 半加器主程序为： module adder(A,B,SO,CO); input A,B; output SO,CO; assign SO=A^B; //和值数据输出 assign CO=A&B; //进位数据输出 endmodule 测试程序为： `timescale 1ns/1ns //时间精度 `include "adder.v"; module addertest; reg A,B; //输入变量类型定义 wire SO,CO; //输出变量类型定义 initial begin A=0;B=0; #100 A=0;B=1 ; #100 A=1;B=1 ; #100 A=1;B=0 ; #100 $stop; end adder adder1(.SO(SO),.CO(CO),.A(A),.B(B)); endmodule
VHDL多路波形发生器实验报告
VHDL多路波形发生器实验报告一、基本要求：1、对输入时钟信号进行分频，实现三路互差120°的信号。
2、实现输出信号的占空比控制clk: 输入时钟信号reset: 同步复位信号（低电平有效）div: 输入分频控制信号(注意：6n分频)ctrl: 占空比控制信号ctrl=1时, 占空比为1:1ctrl=2时, 占空比为1:2ctrl=3时, 占空比为2:1A,B,C: 三路输出信号二、设计思路:1.实验为6n分频，用变量s来控制，0~6n-1这六个数，当时钟信号每来一个上升沿时加1，当为6n-1时清零；2.定义N为常量，通过改变N的值改变分频；3.ctrl值不同时，占空比不同，用case语句控制，ctrl分别为01，10，11和其他；4.具体波形的实现用if语句，当占空比为1时，A输出信号在s=0和s=3*n时翻转，B输出信号在s=2*n和s=5*n时翻转，C输出信号在s=4*n和s=n的时候翻转。
当占空比为1：2时，A输出信号在s=0和s=2*n时翻转，B输出信号在s=2*n和s=4*n时翻转，C输出信号在s=4*n和s=0的时候翻转。
当占空比为2：1时，A输出信号在s=0和s=4*n时翻转，B输出信号在s=2*n和s=0时翻转，C输出信号在s=4*n和s=2*n的时候翻转；5.在占空比为1和1：2时，C输出信号应比B慢120度，但是实际输出超前B，所以要对C输出进行反相；同理，在占空比为2：1时，要对B、C分别进行反向。
6.用if语句判断是否复位，若非，则执行case语句。
三、流程图：四、源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity top isport(clk,reset:in std_logic;ctrl:in std_logic_vector(1 downto 0);A,B,C:out std_logic);end top ;architecture rel of top issignal temp1,temp2,temp3,temp4,temp5 : std_logic; constant N: integer:=1;signal s:integer range 0 to 6*N-1 ;beginprocess(clk,reset,ctrl)beginif (reset='0') thentemp1<='0';temp2<='0';temp3<='0';temp4<='0';temp5<='0';s<=0;elsecase ctrl iswhen "01"=>if (clk 'event and clk='1') thenif s=6*N-1 thens<=0;elses <= s+1;end if;if s=0 thentemp1<= not temp1;end if;if s=3*N thentemp1<= not temp1;end if;if s=2*N thentemp2<= not temp2;end if;if s=5*N thentemp2<= not temp2;end if;if s=4*N thentemp4<= not temp4;end if;if s=N thentemp4<= not temp4;end if;end if;temp3<= not temp4;when "10"=>if (clk 'event and clk='1') thenif s=6*N-1 thens<=0;elses <= s+1;end if;if s=0 thentemp1<= not temp1;end if;if s=2*N thentemp1<= not temp1;end if;if s=2*N thentemp2<= not temp2;end if;if s=4*N thentemp2<= not temp2;end if;if s=4*N thentemp4<= not temp4;end if;if s=0 thentemp4<= not temp4;end if;end if;temp3<= not temp4;when "11"=>if (clk 'event and clk='1') thenif s=6*N-1 thens<=0;elses <= s+1;end if;if s=0 thentemp1<= not temp1;end if;if s=4*N thentemp1<= not temp1;end if;if s=2*N thentemp5<= not temp5;end if;if s=0 thentemp5<= not temp5;end if;if s=4*N thentemp4<= not temp4;end if;if s=2*N thentemp4<= not temp4;end if;end if;temp2<= not temp5;temp3<= not temp4;when others=>temp1<='0';temp2<='0';temp3<='0';end case;end if;end process;A<=temp1;B<=temp2;C<=temp3;end rel;五、仿真波形：整体波形：当ctrl=1 当ctrl=2 当ctrl=3复位当ctrl=其他：六、实验过程遇到的问题：在程序设计时，开始不知该怎样使A,B,C互差120度，开始是想通过定义一个变量，每来一个上升沿加1，从0开始，A路信号除3n 取余为0则翻转，B路信号除3n取余为1则翻转，C路信号除3n取余为2则翻转，我觉得这样的想法应该没有错，可是实际却调不出来，可能是某处逻辑有问题，后来就模仿老师给的6分频程序，设计了现在的程序。
vhdl实验报告
vhdl实验报告VHDL实验报告引言：VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和仿真。
本篇实验报告将介绍我在VHDL实验中的学习和实践经验，包括实验目的、实验过程、实验结果以及对VHDL的理解和展望。
一、实验目的VHDL实验的主要目的是让我们掌握VHDL语言的基本语法和使用方法，能够利用VHDL描述数字电路，并通过仿真和综合工具进行验证和实现。
通过这些实验，我们可以深入了解数字电路的原理和设计方法，提高我们的逻辑设计能力和工程实践能力。
二、实验过程在实验过程中，我们首先学习了VHDL的基本语法，包括实体声明、端口声明、信号声明等。
然后，我们通过实例学习了VHDL的建模方法，包括组合逻辑电路的建模和时序逻辑电路的建模。
在组合逻辑电路的建模中，我们学习了使用逻辑运算符和条件语句描述电路的功能；在时序逻辑电路的建模中，我们学习了使用过程语句和时钟信号描述电路的状态转换。
在学习了VHDL的基础知识后，我们开始进行实验设计。
我们选择了一个简单的数字电路，如4位加法器，来进行实验验证。
首先，我们通过VHDL语言描述了加法器的功能和结构，包括输入端口、输出端口和中间信号。
然后，我们使用仿真工具进行了功能仿真，验证了加法器的正确性。
接着，我们使用综合工具将VHDL代码综合成门级电路，并进行了时序仿真和时序优化，验证了加法器的时序正确性和性能。
三、实验结果通过实验，我们成功地实现了4位加法器的功能，并验证了其正确性和性能。
在功能仿真中，我们输入了不同的测试数据，观察了输出结果，发现加法器能够正确地进行加法运算，并得到了正确的结果。
在时序仿真中，我们观察了电路的时序行为，包括输入信号的变化、输出信号的响应和中间信号的传播延迟等，发现加法器能够在时序上满足要求，并且具有较好的性能。
vhdl设计实验报告
vhdl设计实验报告VHDL设计实验报告引言VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和验证。
本实验旨在通过设计一个简单的电路来熟悉VHDL语言的基本语法和设计流程。
一、实验背景数字电路是现代电子系统的基础，而VHDL则是描述和设计数字电路的重要工具。
VHDL可以帮助工程师们以一种形式化的语言来描述电路的功能和结构，从而实现电路的模拟和验证。
二、实验目的本实验的目的是通过使用VHDL语言设计一个简单的电路，加深对VHDL语言的理解，并掌握基本的电路设计流程。
三、实验步骤1. 确定电路功能在设计电路之前，首先需要明确电路的功能。
本实验中，我们选择设计一个4位加法器电路。
2. 设计电路结构根据电路功能的要求，设计电路的结构。
在本实验中，我们需要设计一个4位加法器，因此需要使用4个输入端口和一个输出端口。
3. 编写VHDL代码使用VHDL语言编写电路的描述代码。
在代码中，需要定义输入和输出端口的类型和位宽，并实现电路的功能。
4. 进行仿真使用仿真工具对设计的电路进行仿真，以验证电路的功能是否符合预期。
通过输入不同的测试数据，观察输出是否正确。
5. 下载到FPGA开发板将设计好的电路代码下载到FPGA开发板上进行验证。
通过连接输入信号和观察输出信号，验证电路在实际硬件上的运行情况。
四、实验结果与分析经过仿真和实际验证，我们设计的4位加法器电路在功能上符合预期。
输入不同的数据进行加法运算时，输出结果都正确。
五、实验总结通过本次实验，我们深入了解了VHDL语言的基本语法和设计流程。
通过设计一个简单的电路，我们掌握了VHDL的应用方法，并通过仿真和实际验证，加深了对电路设计的理解。
六、实验心得本实验让我对VHDL语言有了更深入的认识。
通过实际操作，我更加熟悉了VHDL的编写和仿真流程。
VHDL与数字电路设计实验报告
VHDL与数字电路设计实验报告引言本实验旨在通过使用VHDL编程语言和数字电路设计技术，实现特定功能的电路设计。
本文档将对实验的步骤、设计原理和结果进行详细描述。
实验步骤1. 步骤一：熟悉VHDL编程语言在实验开始之前，团队成员对VHDL编程语言进行了研究和熟悉。
我们了解了VHDL的基本语法、数据类型和结构，并获得了对VHDL设计原理的初步理解。
2. 步骤二：设计功能电路在本实验中，我们选择了一个特定的功能电路进行设计。
我们首先进行了功能需求分析，并根据需求确定了电路的输入输出信号以及主要的逻辑运算。
然后，我们使用VHDL编程语言将电路的逻辑运算实现为代码，并进行了仿真和测试。
3. 步骤三：电路仿真和验证为了验证我们设计的电路功能的正确性，我们使用了VHDL仿真工具进行了电路的仿真和验证。
我们根据输入信号的不同组合，观察输出信号的变化，并与我们预期的结果进行比较。
通过这一步骤，我们确认了我们设计的电路能够按照预期工作。
4. 步骤四：电路实现和测试在确认电路的设计和仿真结果无误之后，我们进一步将电路实现到实际的数字电路平台上，并进行了硬件测试。
我们使用实际的输入信号来测试电路的性能和稳定性，并对输出信号进行观察和分析。
通过这一步骤，我们验证了电路在实际环境中的可行性。
设计原理我们设计的电路基于特定的功能需求，采用了经典的数字电路设计原理。
通过使用VHDL编程语言，我们将电路的逻辑运算实现为逻辑门和触发器的组合。
通过将输入信号连接到适当的逻辑门和触发器，我们实现了所需的功能。
结果与分析经过实验步骤的完成，我们成功地设计和实现了一个具有特定功能的数字电路。
在仿真测试和实际测试中，电路都表现出了良好的性能和稳定性。
根据结果的分析，我们验证了电路的设计原理和逻辑的正确性。
结论本实验通过使用VHDL编程语言和数字电路设计技术，成功地实现了一个具有特定功能的电路设计。
我们的实验结果表明，VHDL和数字电路设计技术在电路设计领域具有重要的应用价值。
vhdl实验报告--蜂鸣器
vhdl实验报告--蜂鸣器VHDL 实验报告蜂鸣器一、实验目的本次实验的主要目的是通过使用 VHDL 语言来设计并实现一个蜂鸣器的控制电路，深入理解数字电路的设计原理和 VHDL 编程的基本方法，掌握硬件描述语言在实际电路设计中的应用，提高自己的逻辑思维和问题解决能力。
二、实验原理蜂鸣器是一种一体化结构的电子讯响器，采用直流电压供电。
常见的蜂鸣器分为有源蜂鸣器和无源蜂鸣器两种。
有源蜂鸣器内部自带了振荡源，只要给其供电就能发出固定频率的声音；无源蜂鸣器则需要外部提供一定频率的脉冲信号才能发声。
在本实验中，我们使用 VHDL 语言来控制一个无源蜂鸣器。
通过编写代码，生成特定频率的脉冲信号，从而驱动蜂鸣器发声。
三、实验设备及工具1、计算机2、 Quartus II 软件3、开发板四、实验内容及步骤1、设计思路首先，需要确定蜂鸣器发声的频率。
通过计算得出所需的时钟周期数。
然后，使用计数器来产生特定频率的脉冲信号。
最后，将脉冲信号输出到蜂鸣器的控制引脚。
2、 VHDL 代码编写｀｀｀vhdllibrary ieee;use ieeestd_logic_1164all;use ieeenumeric_stdall;entity buzzer_control isport(clk ： in std_logic;rst ： in std_logic;buzzer ： out std_logic）；end entity;architecture Behavioral of buzzer_control isconstant CLK_FREQ ： integer ：＝ 50_000_000; 系统时钟频率constant BUZZER_FREQ ： integer ：＝ 1000; 蜂鸣器发声频率signal counter ： integer range 0 to CLK_FREQ/BUZZER_FREQ 1; signal clk_div ： std_logic;beginprocess(clk, rst)beginif rst ＝＇1' thencounter ＜＝ 0;clk_div ＜＝＇0'；elsif rising_edge(clk) thenif counter ＝ CLK_FREQ/BUZZER_FREQ 1 thencounter ＜＝ 0;clk_div ＜＝ not clk_div;elsecounter ＜＝ counter ＋ 1;end if;end if;end process;buzzer ＜＝ clk_div;end architecture;｀｀｀3、编译与仿真将编写好的 VHDL 代码在 Quartus II 软件中进行编译。
VHDL实验报告与代码毕业设计(论文)
实验一. 分频器设计一．实验目的1.熟悉QUARTUSII 软件的使用2.熟悉PLD设计流程3. 学习分频器的设计二．实验内容设计一个最大分频为225的分频器，将50MHz时钟作为输入三．实验框图四．管脚设定CLOCK_50 PIN_N2LEDR[0] PIN_AE23五．实验代码LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_UNSIGNED.all;ENTITY clk1 ISPORT(clk:IN STD_LOGIC;DIGIT:OUT STD_LOGIC);END clk1;ARCHITECTURE clk1 OF clk1 ISBEGINCOUNT: PROCESS(clk)V ARIABLE temp:STD_LOGIC_VECTOR(25 DOWNTO 0);BEGINIF(clk'EVENT AND clk = '1')THENtemp := temp+1;IF(temp(25)='1') THENtemp:=(OTHERS=>'0');END IF;END IF;DIGIT <= temp(24);END PROCESS count;END clk1;六．心得体会通过这次实验，我初步掌握了QUARTUSII 软件的使用，为今后的实验打下基础。
实验二. VHDL描述风格比较一．实验目的1.深入体会VHDL三种描述风格的区别2. 学习3输入表决器，异或门的实现3.设计一个5输入表决器。
二．实验内容以3输入表决器，异或门，通用寄存器等代码为例，深入体会VHDL描述风格。
1.学习已给的3输入表决器代码，完成3输入表决器的三种描述方式的验证比较。
在QUARTUS II中对程序进行编译，下载，验证。
使用拔码开关SW0,SW1,SW2作为三个输入，输出在LEDR0表示，亮表示‘1’，不亮表示‘0’2.学习已给的异或门代码，完成异或门的三种描述方式的验证比较。
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VHDL实验报告5080309563 李斌实验三.4位可逆计数器，4位可逆二进制代码－格雷码转换器设计[设计思路及步骤]：一．需求：设计4位可逆计数器，及4位可逆二进制代码－格雷码转换器，并仿真，下载。
[具体要求]1.4位可逆计数器a)使用CLOCK_50作为输入时钟，其频率为50MHz（对于频率大于50Hz的闪烁，人眼会看到连续的光），因而，对其进行225的分频后，再用于时钟控制。
（可利用实验一）b)使用拨码开关SW17作为模式控制，置‘1’时为加法计数器，置‘0’时为减法计数器，同时使用LEDR17显示SW17的值。
c)使用KEY3作为异步复位开关（按下时为0，不按为1），当为加法计数器时，置“0000”，当为减法计数器时，置“1111”。
d)使用LEDR3，LEDR2，LEDR1，LEDR0作为转换后的输出结果显示，LEDR3为高位，LEDR0为低位。
2.4位可逆二进制代码――格雷码转换器a)使用拨码开关SW17作为模式控制，置‘1’时为二进制代码―>格雷码转换，置‘0’时为格雷码―>二进制代码，同时使用LEDR17显示SW17的值。
b)使用拨码开关SW3, SW2, SW1, SW0作为输入的被转换数，SW3为高位，SW0为低位。
使用LEDR3，LEDR2，LEDR1，LEDR0作为转换后的输出结果显示，LEDR3为高位，LEDR0为低位。
二．变量解释：4位可逆计数器：1.clk为时钟输入，clkout为分频后的时钟，cnt为分频计数，ctr为SW17模式控制，rst为KEY3异步复位开关，tem为输出结果的中间变量；2.本实验的时钟输入为50MHz，定义为clk，为此设计时需要将其分频为50Hz，需225分频，因此，代码中，需要有一个cnt作为一个225计数器，同时，定义分频后的时钟为clkout；3.建立process，检测key是否为0，为0则复位。
否则，检测clkout，触发上升沿则检测模式控制，对tem加1或减1，同时应检测是否达到最大或最小值，达到最值则直接返回到最初值，否则继续操作；4.最后，转换tem的值为相应的4位二进制数，并于LED上反映出来。
四位可逆二进制代码-格雷码转换器：1．检测模式，进行相应的操作；2．ctr为0则格雷码转换成二进制码；ctr为1则为二进制码转换为格雷码 [源代码]：1)4位可逆计数器：library ieee;use ieee.std_logic_1164.all;entity cnt isport(clk,ctr,rst: in bit;clkout: buffer bit;led:out std_logic_vector(3 downto 0));end cnt;architecture arch_cnt of cnt isbeginprocess(clk)variable cnt: integer;beginif (clk'event and clk='1')thencnt:=cnt+1;if(cnt=16777216)thenclkout<=not clkout;cnt:=0;end if;end if;end process;process(clkout,ctr)variable tem:integer range 0 to 15;beginif(rst='0') thenif (ctr='1') then tem:=0; end if;if (ctr='0') then tem:=15;end if;elsif(clkout'event and clkout='1') thenif(ctr='1') thenif (tem=15)then tem:=0; end if;tem:=tem+1;end if;if(ctr='0') thenif (tem=0)then tem:=15; end if;tem:=tem-1;end if;end if;--end if;case tem iswhen 0=>led<="0000";when 1=>led<="0001";when 2=>led<="0010";when 3=>led<="0011";when 4=>led<="0100";when 5=>led<="0101";when 6=>led<="0110";when 7=>led<="0111";when 8=>led<="1000";when 9=>led<="1001";when 10=>led<="1010";when 11=>led<="1011";when 12=>led<="1100";when 13=>led<="1101";when 14=>led<="1110";when 15=>led<="1111";when others=>null;end case;end process;end arch_cnt;2)4位可逆二进制代码-格雷码转换器:library ieee;using ieee.std_logic_1164.all;entity graycode isport(ctr:in std_logic;sw:buffer std_logic_vector(3 downto 0);led:buffer std_logic_vector(3 downto 0));end graycode;architecture garycoder of graycode isbeginprocess(ctr,sw)beginif(ctr='0') thenled[3]<=sw[3];for i in 2 downto 0 loopled[i]<=led[i+1] xor sw[i];end loop;elsif(ctr='1') thenled[3]=sw[3];for i in 2 downto 0 loopled[i]=sw[i+1] xor sw[i];end loop;else null;end if;end process;end garycoder;[实验心得]：本次实验让我了解了基本的时序电路设计，仿真和测试，也进一步加深对VHDL语言的理解。
同时我也进行了4位二进制可逆计数的设计和格雷码转换器的设计，对其原理和工作方式有了进一步的熟悉。
本次实验给了我从理论性的VHDL设计向实践和操作的过程的体验。
实验六. 序列检测器的设计[设计思路及步骤]：一．需求：使用状态机设计一个5位序列检测器。
从一串二进制码中检测出一个已预置的5位二进制码”10110”[具体要求]1.画出状态转换图。
（每增加一位二进制码相当于增加一个状态，再加上一个初始态，用6个状态可以实现.）2.写出状态机的源程序，编译。
要求当检测到预置序列时，输出一个脉冲的高电平，其余时候输出为低电平。
3.进行仿真，看结果是否正确。
二．思路：用一个6状态实现，特别考虑了当出现“10110110”这类前一个正确序列为结束，后一个正确序列已开始的情况。
三．定义各量：clk为时钟输入，d为数据输入，res为复位信号，res为检测结果输出，pstate 为现态，nstate为下一状态，同时，自定义数据类型state，取值从one到six，表示6个状态，pstate和nstate为state类型；检测复位信号rst，若为1则复位为寝状态one，否则，检测时钟输入，若时钟触发上升沿，则pstate取得nstate的值，这步为时序逻辑部分；[源程序]：library ieee;use ieee.std_logic_1164.all;entity seriescheck isport(clk,d,rst:in bit;res:out bit);end seriescheck;architecture serieschecker of seriescheck istype state is (one,two,three,four,five,six);signal pstate,nstate:state;beginprocess(rst,clk)beginif(rst='1') thenpstate<=one;elsif(clk'event and clk='1') thenpstate<=nstate;end if;end process;process(d,pstate)begincase pstate iswhen one =>res<='0';if(d='1') then nstate<=two;else nstate<=one;end if;when two =>res<='0';if(d='0') then nstate<=three;else nstate<=two;end if;when three =>res<='0';if(d='1') then nstate<=four;else nstate<=one;end if;when four =>res<='0';if(d='1') then nstate<=five;else nstate<=three;end if;when five =>res<='0';if(d='0') then nstate<=six;else nstate<=two;end if;when six =>res<='1';if(d='0') then nstate<=one;else nstate<=two;end if;end case;end process;end serieschecker;[实验心得]：实验之后，我学会了使用VHDL实现状态机的基本方法，实验中要求利用状态机实现序列检测器，我联系到以前编程的经验使用VHDL来完成了目的。