VHDL实验报告汇总
VHDL实验报告
VHDL实验报告《创新实验》实验报告—基于vhdl的编程和硬件实现一、实验目的1.2.3.4. 熟悉和掌握硬件描述语言vhdl的基本语法及编写；掌握软件xilinx ise 10.1的使用；熟悉sdz-6电子技术实验箱的使用；了解节拍脉冲发生器等基本电路的实现；5. 了解八位二进制计数器的功能与设计；6. 学习键盘和七段数码管显示的控制和设计。
二、实验内容1. xilinx ise 10.1软件的使用；2. 节拍脉冲发生器等基本电路的实现；3. 八位二进制计数器的实现4. 键盘扫描及显示的实现三、实验器材1、 pc机2、 sdz-6电子技术实验箱3、正负5v电源4、 i/o接口线四、软件的使用在安装xilinx10.1软件时，需要一个id号，其实这个id号是可以重复使用的，几个同学在官网注册后就可以共享id号了。
安装完成之后就可以使用这个软件编写相应的vhdl的程序。
1.新建工程file—>new project 弹出下面的对话框输入工程名后单击next。
然后根据本实验的实验箱进行以下设置。
以后的步骤一般都是单击next（有些资料上会介绍有些这些步骤的具体功能，但对于本实验不必用到），最后单击finish，完成新建一个工程。
在窗口的左边会出现刚刚新建的工程，如下: 2.新建一个vhdl的源文件。
在上图中，右击工程选择new source ，弹出如下对话框。
在对画框的左边选择vhdl module，输入文件的名字（改名字最好是你定义的实体的名字）。
单击next。
出现下面的对话框。
该对话框主要是对外部端口的编辑。
可以直接跳过，即单击next，在源文件上编辑端口。
然后在接下来的对话框中单击finish。
完成建立一个源文件。
窗口右边就会出现刚才编辑的源文件。
3.编写和编译代码将事先编好的代码复制到源文件里，然后保存文件。
选中左边的文件名，在窗体的左边出现如下编辑文档内容。
选择synthesize —xst—》check syntax，双击check syntax，开始编译源文件。
VHDL实验报告
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#50 S1=1;S2=0; #50 A=0;B=0;C=1;D=0; #50 S1=0;S2=1; #50 A=1;B=0;C=0;D=1; #200 $stop; end MUX41b MUX41b1 (.A(A),.B(B),.C(C),.D(D),.S1(S1),.S2(S1),.Y(Y));//元件例化 endmodule If else 方法仿真图：
实验一 半加器电路的设计
一．实验目的 （1)掌握 Modelsim 软件的编译、仿真方法 (2)熟练运用 Modelsim 软件进行 VHDL 程序设计开发 (3)掌握基于 Modelsim 的组合逻辑电路设计方法 (4)利用 VHDL 的逻辑表达式描述门电路 (5)利用 VHDL 的代码完成半加器设计 二．实验内容 1.实验要求：设计一个两位二进制半加器，半加器只考虑了两个加数本身，没有考虑由低位 来的进位。 2.半加器的输入为 A 和 B。输出为 SO 和 CO。 使用 Verilog HDL 程序实现上述实验内容，并使用 modelsim 仿真 半加器主程序为： module adder(A,B,SO,CO); input A,B; output SO,CO; assign SO=A^B; //和值数据输出 assign CO=A&B; //进位数据输出 endmodule 测试程序为： `timescale 1ns/1ns //时间精度 `include "adder.v"; module addertest; reg A,B; //输入变量类型定义 wire SO,CO; //输出变量类型定义 initial begin A=0;B=0; #100 A=0;B=1 ; #100 A=1;B=1 ; #100 A=1;B=0 ; #100 $stop; end adder adder1(.SO(SO),.CO(CO),.A(A),.B(B)); endmodule
VHDL多路波形发生器实验报告
VHDL多路波形发生器实验报告一、基本要求：1、对输入时钟信号进行分频，实现三路互差120°的信号。
2、实现输出信号的占空比控制clk: 输入时钟信号reset: 同步复位信号（低电平有效）div: 输入分频控制信号(注意：6n分频)ctrl: 占空比控制信号ctrl=1时, 占空比为1:1ctrl=2时, 占空比为1:2ctrl=3时, 占空比为2:1A,B,C: 三路输出信号二、设计思路:1.实验为6n分频，用变量s来控制，0~6n-1这六个数，当时钟信号每来一个上升沿时加1，当为6n-1时清零；2.定义N为常量，通过改变N的值改变分频；3.ctrl值不同时，占空比不同，用case语句控制，ctrl分别为01，10，11和其他；4.具体波形的实现用if语句，当占空比为1时，A输出信号在s=0和s=3*n时翻转，B输出信号在s=2*n和s=5*n时翻转，C输出信号在s=4*n和s=n的时候翻转。
当占空比为1：2时，A输出信号在s=0和s=2*n时翻转，B输出信号在s=2*n和s=4*n时翻转，C输出信号在s=4*n和s=0的时候翻转。
当占空比为2：1时，A输出信号在s=0和s=4*n时翻转，B输出信号在s=2*n和s=0时翻转，C输出信号在s=4*n和s=2*n的时候翻转；5.在占空比为1和1：2时，C输出信号应比B慢120度，但是实际输出超前B，所以要对C输出进行反相；同理，在占空比为2：1时，要对B、C分别进行反向。
6.用if语句判断是否复位，若非，则执行case语句。
三、流程图：四、源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity top isport(clk,reset:in std_logic;ctrl:in std_logic_vector(1 downto 0);A,B,C:out std_logic);end top ;architecture rel of top issignal temp1,temp2,temp3,temp4,temp5 : std_logic; constant N: integer:=1;signal s:integer range 0 to 6*N-1 ;beginprocess(clk,reset,ctrl)beginif (reset='0') thentemp1<='0';temp2<='0';temp3<='0';temp4<='0';temp5<='0';s<=0;elsecase ctrl iswhen "01"=>if (clk 'event and clk='1') thenif s=6*N-1 thens<=0;elses <= s+1;end if;if s=0 thentemp1<= not temp1;end if;if s=3*N thentemp1<= not temp1;end if;if s=2*N thentemp2<= not temp2;end if;if s=5*N thentemp2<= not temp2;end if;if s=4*N thentemp4<= not temp4;end if;if s=N thentemp4<= not temp4;end if;end if;temp3<= not temp4;when "10"=>if (clk 'event and clk='1') thenif s=6*N-1 thens<=0;elses <= s+1;end if;if s=0 thentemp1<= not temp1;end if;if s=2*N thentemp1<= not temp1;end if;if s=2*N thentemp2<= not temp2;end if;if s=4*N thentemp2<= not temp2;end if;if s=4*N thentemp4<= not temp4;end if;if s=0 thentemp4<= not temp4;end if;end if;temp3<= not temp4;when "11"=>if (clk 'event and clk='1') thenif s=6*N-1 thens<=0;elses <= s+1;end if;if s=0 thentemp1<= not temp1;end if;if s=4*N thentemp1<= not temp1;end if;if s=2*N thentemp5<= not temp5;end if;if s=0 thentemp5<= not temp5;end if;if s=4*N thentemp4<= not temp4;end if;if s=2*N thentemp4<= not temp4;end if;end if;temp2<= not temp5;temp3<= not temp4;when others=>temp1<='0';temp2<='0';temp3<='0';end case;end if;end process;A<=temp1;B<=temp2;C<=temp3;end rel;五、仿真波形：整体波形：当ctrl=1 当ctrl=2 当ctrl=3复位当ctrl=其他：六、实验过程遇到的问题：在程序设计时，开始不知该怎样使A,B,C互差120度，开始是想通过定义一个变量，每来一个上升沿加1，从0开始，A路信号除3n 取余为0则翻转，B路信号除3n取余为1则翻转，C路信号除3n取余为2则翻转，我觉得这样的想法应该没有错，可是实际却调不出来，可能是某处逻辑有问题，后来就模仿老师给的6分频程序，设计了现在的程序。
vhdl实验报告
vhdl实验报告VHDL实验报告引言：VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和仿真。
本篇实验报告将介绍我在VHDL实验中的学习和实践经验，包括实验目的、实验过程、实验结果以及对VHDL的理解和展望。
一、实验目的VHDL实验的主要目的是让我们掌握VHDL语言的基本语法和使用方法，能够利用VHDL描述数字电路，并通过仿真和综合工具进行验证和实现。
通过这些实验，我们可以深入了解数字电路的原理和设计方法，提高我们的逻辑设计能力和工程实践能力。
二、实验过程在实验过程中，我们首先学习了VHDL的基本语法，包括实体声明、端口声明、信号声明等。
然后，我们通过实例学习了VHDL的建模方法，包括组合逻辑电路的建模和时序逻辑电路的建模。
在组合逻辑电路的建模中，我们学习了使用逻辑运算符和条件语句描述电路的功能；在时序逻辑电路的建模中，我们学习了使用过程语句和时钟信号描述电路的状态转换。
在学习了VHDL的基础知识后，我们开始进行实验设计。
我们选择了一个简单的数字电路，如4位加法器，来进行实验验证。
首先，我们通过VHDL语言描述了加法器的功能和结构，包括输入端口、输出端口和中间信号。
然后，我们使用仿真工具进行了功能仿真，验证了加法器的正确性。
接着，我们使用综合工具将VHDL代码综合成门级电路，并进行了时序仿真和时序优化，验证了加法器的时序正确性和性能。
三、实验结果通过实验，我们成功地实现了4位加法器的功能，并验证了其正确性和性能。
在功能仿真中，我们输入了不同的测试数据，观察了输出结果，发现加法器能够正确地进行加法运算，并得到了正确的结果。
在时序仿真中，我们观察了电路的时序行为，包括输入信号的变化、输出信号的响应和中间信号的传播延迟等，发现加法器能够在时序上满足要求，并且具有较好的性能。
VHDL电子琴实验报告
VHDL电子琴实验报告
实验目的：
本实验的目的是设计一个VHDL电子琴，通过FPGA实现，实现按键发出不同的音调，并通过扬声器输出对应的音频信号，达到模拟真实电子琴的效果。
实验原理：
VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，用于描述数字电路的行为和结构。
在本实验中，我们将使用VHDL语言描述电子琴的按键和音调的对应关系，通过FPGA实现电子琴的功能。
电子琴实验主要包含两个部分：输入部分和输出部分。
输入部分是按键，按下不同的按键会发出不同的音调。
输出部分是扬声器，通过扬声器输出对应的音频信号。
实验步骤：
1.确定电子琴的按键数量和对应的音调。
2.使用VHDL语言描述电子琴的按键和音调的对应关系。
3.将VHDL代码综合成逻辑电路网表。
4.将逻辑电路网表烧录到FPGA中。
5.连接扬声器到FPGA输出引脚。
6.按下不同的按键，测试扬声器输出的音频信号是否正确。
实验结果：
经过实验测试，我们成功实现了一个简单的VHDL电子琴。
按下不同的按键，扬声器输出对应的音调。
通过调整VHDL代码中的音频频率，可以改变电子琴的音调高低。
实验总结：
通过本实验，我们深入理解了VHDL语言的应用和FPGA的原理。
电子琴作为一个实际应用案例，充分展示了数字电路设计的魅力。
在今后的学习和工作中，我们将能更加熟练地应用VHDL语言和FPGA技术，设计更加复杂的数字电路系统。
VHDL与数字电路设计实验报告
VHDL与数字电路设计实验报告引言本实验旨在通过使用VHDL编程语言和数字电路设计技术，实现特定功能的电路设计。
本文档将对实验的步骤、设计原理和结果进行详细描述。
实验步骤1. 步骤一：熟悉VHDL编程语言在实验开始之前，团队成员对VHDL编程语言进行了研究和熟悉。
我们了解了VHDL的基本语法、数据类型和结构，并获得了对VHDL设计原理的初步理解。
2. 步骤二：设计功能电路在本实验中，我们选择了一个特定的功能电路进行设计。
我们首先进行了功能需求分析，并根据需求确定了电路的输入输出信号以及主要的逻辑运算。
然后，我们使用VHDL编程语言将电路的逻辑运算实现为代码，并进行了仿真和测试。
3. 步骤三：电路仿真和验证为了验证我们设计的电路功能的正确性，我们使用了VHDL仿真工具进行了电路的仿真和验证。
我们根据输入信号的不同组合，观察输出信号的变化，并与我们预期的结果进行比较。
通过这一步骤，我们确认了我们设计的电路能够按照预期工作。
4. 步骤四：电路实现和测试在确认电路的设计和仿真结果无误之后，我们进一步将电路实现到实际的数字电路平台上，并进行了硬件测试。
我们使用实际的输入信号来测试电路的性能和稳定性，并对输出信号进行观察和分析。
通过这一步骤，我们验证了电路在实际环境中的可行性。
设计原理我们设计的电路基于特定的功能需求，采用了经典的数字电路设计原理。
通过使用VHDL编程语言，我们将电路的逻辑运算实现为逻辑门和触发器的组合。
通过将输入信号连接到适当的逻辑门和触发器，我们实现了所需的功能。
结果与分析经过实验步骤的完成，我们成功地设计和实现了一个具有特定功能的数字电路。
在仿真测试和实际测试中，电路都表现出了良好的性能和稳定性。
根据结果的分析，我们验证了电路的设计原理和逻辑的正确性。
结论本实验通过使用VHDL编程语言和数字电路设计技术，成功地实现了一个具有特定功能的电路设计。
我们的实验结果表明，VHDL和数字电路设计技术在电路设计领域具有重要的应用价值。
VHDL实验报告实验一
实验一：3位比较器一、实验目的1、熟悉Xilinx ISE/ModelSim软件，掌握软件的VHDL程序输入、程序编译和程序仿真操作；2、学习利用VHDL语言设计三位比较器控制电路程序；3、根据三位比较器的原理设计VHDL程序，使得a,b为三位信息的输入端口，若a>b 则c=1。
否则c=0;二、VHDL源程序：●Compare3源代码：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity compare3 isport (a:in std_logic_vector(2 downto 0);b:in std_logic_vector(2 downto 0);c:out std_logic);end compare3;architecture Behavioral of compare3 isbeginprocess (a,b)beginif(a>=b)thenc<='1';elsec<='0';end if;end process;end Behavioral;●三位比较器testbench代码：LIBRARY ieee;USE ieee.std_logic_1164.ALL;-- Uncomment the following library declaration if using-- arithmetic functions with Signed or Unsigned values--USE ieee.numeric_std.ALL;ENTITY tbench1 ISEND tbench1;ARCHITECTURE behavior OF tbench1 IS-- Component Declaration for the Unit Under Test (UUT)COMPONENT compare3PORT(a : IN std_logic_vector(2 downto 0);b : IN std_logic_vector(2 downto 0);c : OUT std_logic);END COMPONENT;--Inputssignal a : std_logic_vector(2 downto 0) := "000";signal b : std_logic_vector(2 downto 0) := "000";--Outputssignal c : std_logic;-- No clocks detected in port list. Replace <clock> below with -- appropriate port nameBEGIN-- Instantiate the Unit Under Test (UUT)uut: compare3 PORT MAP (a => a,b => b,c => c);-- Clock process definitions-- Stimulus processstim_proc: processbegin-- hold reset state for 100 ns.wait for 10 ns;a <= "010";b <= "001";wait for 10 ns;a <= "110";b <= "111";wait for 10 ns;a <= "011";b <= "111";wait for 10 ns;a <= "110";b <= "101";wait for 10 ns;a <= "110";b <= "000";wait for 10 ns;a <= "100";b <= "101";wait for 1000 ns;-- insert stimulus herewait;end process;END;三、实验结果与分析●实验仿真波形图●实验结果分析由波形图观察可得该VHDLd代码实现了比较的功能，在输入a,b值大小不同的情况下，成许进行比较均能的出结果并给C赋值，当a>b,c=1, 反之c=0。
vhdl实验报告--蜂鸣器
vhdl实验报告--蜂鸣器VHDL 实验报告蜂鸣器一、实验目的本次实验的主要目的是通过使用 VHDL 语言来设计并实现一个蜂鸣器的控制电路，深入理解数字电路的设计原理和 VHDL 编程的基本方法，掌握硬件描述语言在实际电路设计中的应用，提高自己的逻辑思维和问题解决能力。
二、实验原理蜂鸣器是一种一体化结构的电子讯响器，采用直流电压供电。
常见的蜂鸣器分为有源蜂鸣器和无源蜂鸣器两种。
有源蜂鸣器内部自带了振荡源，只要给其供电就能发出固定频率的声音；无源蜂鸣器则需要外部提供一定频率的脉冲信号才能发声。
在本实验中，我们使用 VHDL 语言来控制一个无源蜂鸣器。
通过编写代码，生成特定频率的脉冲信号，从而驱动蜂鸣器发声。
三、实验设备及工具1、计算机2、 Quartus II 软件3、开发板四、实验内容及步骤1、设计思路首先，需要确定蜂鸣器发声的频率。
通过计算得出所需的时钟周期数。
然后，使用计数器来产生特定频率的脉冲信号。
最后，将脉冲信号输出到蜂鸣器的控制引脚。
2、 VHDL 代码编写｀｀｀vhdllibrary ieee;use ieeestd_logic_1164all;use ieeenumeric_stdall;entity buzzer_control isport(clk ： in std_logic;rst ： in std_logic;buzzer ： out std_logic）；end entity;architecture Behavioral of buzzer_control isconstant CLK_FREQ ： integer ：＝ 50_000_000; 系统时钟频率constant BUZZER_FREQ ： integer ：＝ 1000; 蜂鸣器发声频率signal counter ： integer range 0 to CLK_FREQ/BUZZER_FREQ 1; signal clk_div ： std_logic;beginprocess(clk, rst)beginif rst ＝＇1' thencounter ＜＝ 0;clk_div ＜＝＇0'；elsif rising_edge(clk) thenif counter ＝ CLK_FREQ/BUZZER_FREQ 1 thencounter ＜＝ 0;clk_div ＜＝ not clk_div;elsecounter ＜＝ counter ＋ 1;end if;end if;end process;buzzer ＜＝ clk_div;end architecture;｀｀｀3、编译与仿真将编写好的 VHDL 代码在 Quartus II 软件中进行编译。
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实验一4选一多路选择器一：实验目的及实验环境目的1、熟悉ModelSim SE 6.5c的verilog 的文本设计流程，组合电路的设计、仿真和测试。
2、用verilog语言完成设计4选一多路选择器。
3、熟悉文本输入及仿真步骤。
4、初步了解可编程器件设计的全过程。
环境1、P C 机一台2、M odelSim SE 6.5c二. 实验内容1、用verilog语言完成设计4选一多路选择器，2、用结构建模及数据流建模两种方法实现。
3、对于所设计的程序进行编译，检查纠错。
4、程序完善之后进行程序的仿真并进行波形的记录与分析三．实验步骤1、建立工程2、添加文件到工程3、编译文件4、查看编译后的设计单元5、将信号加入波形窗口6、运行仿真四．运行结果五．总结本次实验让我更加的熟悉modelsim使用方法，以及使用时应该注意的问题。
在试验中也学习到了Verilog语法。
在实验中我们应该注意verilog的格式要求，在用编程语言编程的时候，要自习留意语法标准，整理好逻辑思维的同时保证格式的正确。
否则就会浪费大量的时间来完成实验。
试验开始到结束这一过程中，我遇到了很多困难，后来都在同学的提醒和帮助下克服了。
相信有了这次对这个语言和这个软件的接触，我们都有了更加深入的理解。
六．源代码module mux41(a,b,c,d,s1,s0,out);input[1:0] a,b,c,d;input s1,s0;output[1:0] out;reg[1:0] out;always @(a or b or c or d or s1 or s0)begin :mux41case({s1,s0})2'b00: out<=a;2'b01: out<=b;2'b10: out<=c;2'b11: out<=d;default: out=a;endcaseendendmodulemodule sti;reg[1:0] a,b,c,d;reg s0,s1;wire[1:0] out;mux41 dtg(a,b,c,d,s0,s1,out);initialbegina=3'd0;b=3'd1;c=3'd2;d=3'd3;s0=0;s1=0;#100 a=3'd0;b=3'd1;c=3'd2;d=3'd3;s0=0;s1=1;#100 a=3'd0;b=3'd1;c=3'd2;d=3'd3;s0=1;s1=0;#100 a=3'd0;b=3'd1;c=3'd2;d=3'd3;s0=1;s1=1;endendmodule实验二、Verilog HDL设计分频器及计数器一.实验目的及实验环境1）实验目的1、掌握较复杂数字电路或系统的纯Verilog HDL实现方法；2、体会纯Verilog HDL语言输入设计与原理图输入设计的差别；3、更加熟练的使用modelsim软件；2)实验环境计算机一台，使用modelsim软件进行实验仿真3）实验内容1、使用modelsim设计二分频器；2、使用modelsim设计模8计数器；三．测试数据及运行结果1、分频器正常测试数据（3组）及运行结果；2、计数器正常测试数据（3组）及运行结果通过本次实验，进一步熟悉并加深了对verilong语言的认识，初步运用并熟悉了整个程序及操作，加深对分频器的理解。
通过这次实验我更加熟悉了verilong 这门语言并能使用modelsim软件能自己设计编写一些程序和其测试文件，并将测试结果输出，验证理论的学习，加深理论知识的理解，这样可以更直观形象的理解各种电路器件的工作，有助于今后的学习。
六．附录：源代码（电子版）分频器源代码always @(posedge clk_in or negedge rst)beginif(!rst)clk_out<=0;elseclk_out<=~clk_out;module half_clk_dai(clk_in,rst,clk_out);input clk_in;input rst;output clk_out;reg clk_out;always @(posedge clk_in or negedge rst)beginif(!rst)clk_out<=0;elseclk_out<=~clk_out;endendmodule测试代码module half_clk_top;reg clk_in;reg rst;wire clk_out;half_clk_dai m2(clk_in,rst,clk_out);initialbeginclk_in=1;#10rst=0;#10rst=1;endalways #200 clk_in=~clk_in;Endmodule计数器的源代码module counter_8(clock,clear,q);input clock,clear;output[2:0] q;reg[2:0] q;always @(posedge clock or negedge clear)beginif(clear)q<=0;else if(q<=7)q<= q+1;else q<=0;endendmodule测试代码module test_counter8;reg clk,clr;wire[2:0] q;counter_8 counter(.clock(clk),.clear(clr),.q(q));initial clk = 0;always #100 clk = ~clk;initialbeginclr = 0;#50 clr = 1;#200 clr = 0;#50 clr = 1;end initial$monitor($time,"clear = %b,clock= %b,q=%b",clr,clk,q); endmodule实验三（1）2-ASK(振幅键控)调制器一． 实验目的及实验环境 1）实验目的1、掌握较复杂数字电路或系统的纯Verilog HDL 实现方法；2、体会纯Verilog HDL 语言输入设计与原理图输入设计的差别；3、更加熟练的使用modelsim 软件； 2）实验环境计算机一台，使用modelsim 软件进行实验仿真 3）实验内容设计2-ASK(振幅键控)调制器 二．测试数据及运行结果三．总结这次实验也是使用modelsim 软件，对这个软件运用方面还是不够熟练，总是会在某个方面不理解，之后经过慢慢的尝试，同时摸索终于可以使用了。
在程序编写方面，这个程序和C 语言很类似，所以在编写程序方面可以借鉴的，但是verilong 要自己编写激励来测试。
在写程序和仿真犯了不少错误，程序代码还经常出现语法错误，仿真时时间长度也没设置好以致造成不少错误。
四．附录：源代码调制器源代码module t_ask; reg clk,in; wire out; initial beginin=0; clk=0; endalways #2 clk=~clk; always #50 in=~in;two_ask my(.clk(clk),.in(in),.out(out)); Endmodule测试码module two_ask(clk,in,out); input clk,in; output out;assign out= in & clk; endmodule实验三（2）2-ASK(振幅键控)解调器一． 实验目的及实验环境1）实验目的1.设计实现一个根据输入，将时钟信号进行分频或者计数；2.掌握分频及计数器类型模块的Verilog 描述方法；3.学习设计仿真工具的使用方法；4.学习层次化设计方法； 2) 实验环境Pc 机一台，使用modelsim 软件进行实验仿真 二.实验内容2-ASK(振幅键控)解调器设计 三．测试数据及运行结果四．总结本次实验是进行2-ASK （振幅键控）调制器设计，让我在前几次实验的基础上更加的了解了modelsim 软件的使用方法，以及使用时应注意的问题。
在实验中又一次深入一层的学习到了语法，通过这次实验，我们都能熟练的使用modelsim 进行仿真，只是编写代码的时候会有困难，不过经过练习我们总会掌握的。
五．附录：源代码： module dm2(out,in,rst,clk); output out; input in,rst,clk; reg out; reg [3:0] m; reg [3:0] count; always @ (posedge in or negedge rst)beginif(!rst)beginm<=0;endelsebeginif(count==4'b1001)beginm<=0;endelsebeginm<=m+1;endendendalways @ (posedge clk or negedge rst)beginif(!rst)begincount<=0;m<=0;out<=0;endelseif(count==4'b1001)beginif(m<=4'b101)beginout<=0;end elsebeginout<=1;endcount<=0;m<=0;endelsebegincount<=count+1;endendendmodule测试代码：module t_dm2;reg clk,rst,in_s;wire out;dm2 mt(out,in,rst,clk);assign in=in_s & clk;always #10 clk=~clk;always #200 in_s=~in_s;initialbeginclk=0;in_s=0;rst=1;#2 rst=0;#2 rst=1;endendmodule指导教师评语：实验成绩:指导(辅导)教师 :。