PCIe基本原理
pci术概念 -回复
pci术概念-回复PCI（Peripheral Component Interconnect）是一种计算机总线标准，用于连接计算机主板上的外部设备。
它是一种通用的、高带宽的、并行的总线，并且被广泛应用于电脑或服务器系统中。
本文将逐步回答有关PCI 术语和概念的问题。
第一节：PCI的背景和起源PCI的概念最早起源于1987年，由Intel、Digital Equipment Corporation（DEC）、IBM和NCR共同提出。
他们旨在开发一种用于连接计算机主板上的外部设备的标准，以替代旧的ISA（Industry Standard Architecture）总线。
于是，PCI总线被设计出来，并在1992年正式发布。
第二节：PCI的结构和工作原理PCI总线的结构包括主板上的插槽、扩展插槽和总线控制器等组件。
每个PCI插槽都可以支持一个PCI扩展卡。
PCI总线采用的是多总线主板结构，因此可以同时支持多个PCI设备。
总线控制器负责协调和管理这些设备之间的数据传输。
第三节：PCI的版本和规格PCI标准经历了多个版本的更新和改进，每个版本都引入了新的特性和功能。
主要的PCI版本包括：PCI 1.0、PCI 2.0、PCI 2.1、PCI 2.2、PCI-X、PCI Express和PCIe 2.0等。
每个版本都有自己的规格和性能参数，如带宽、时钟频率和信号电压等。
第四节：PCIe和PCI的比较PCIe（Peripheral Component Interconnect Express）是最新的PCI版本，它与传统的PCI总线相比具有更高的性能和更先进的特性。
PCIe采用了一种全新的串行通信协议，而不是并行通信。
这使得PCIe具备了更高的带宽和更低的延迟。
此外，PCIe还引入了独立的通道概念，允许多个设备同时进行数据传输。
第五节：PCIe的拓扑结构PCIe拓扑结构指的是PCIe设备之间的连接方式。
PCIe支持多种拓扑结构，包括点对点、星型、链状和多层。
pcie基本原理
pcie基本原理PCI Express（Peripheral Component Interconnect Express）是一种高速串行总线标准，用于连接计算机内部的各种设备和组件，例如显卡、网卡、声卡等。
PCIe基于串行传输方式和点对点连接的思想，相比传统的并行总线具有更高的带宽和更低的延迟。
1. PCIe物理层PCIe物理层包括差分信号传输、时钟恢复、电源管理等方面。
差分信号传输是PCIe最关键的特性之一，它使用两条反向传输线代表一个数据位，实现了抗干扰性能更好和更远距离的数据传输。
时钟恢复是指接收端通过解码发送端发送过来的时钟信息来恢复本地时钟，从而实现同步通信。
电源管理则是为了节省能源，在设备空闲或未使用时自动进入低功耗模式。
2. PCIe数据链路层PCIe数据链路层负责将上层逻辑层的请求转换成可被物理层发送的数据包，并在接收端将数据包还原成原始请求。
数据链路层分为两个子层：逻辑子层（Logical Sublayer）和传输子层（Transport Sublayer）。
逻辑子层主要负责错误检测和纠正，传输子层则负责流量控制和错误恢复。
3. PCIe传输层PCIe传输层是PCIe中最重要的层次之一，它定义了数据包如何在发送端和接收端之间传输。
PCIe采用基于令牌的流控制方式，发送端将数据包打成一个个TLP（Transaction Layer Packet），并通过令牌的方式将TLP交给接收端。
如果接收端准备好接收数据，则返回一个令牌给发送端，发送端才会将数据包发送出去。
这种流控制方式可以有效地避免数据包丢失和冲突。
4. PCIe事务层PCIe事务层是PCIe协议中最高层次的逻辑，它定义了如何进行读写操作、配置设备、中断处理等操作。
PCIe事务分为两种类型：读取（Read）和写入（Write）。
读取操作由请求者发起，写入操作由请求者或响应者发起。
配置空间是一种特殊的地址空间，用于存储设备的配置信息。
pcie高速采集卡的采样原理
pcie高速采集卡的采样原理
PCIe高速采集卡（PCIe high-speed acquisition card）是一种用于数据采集和信号处理的硬件设备，它通过PCI Express（PCIe）接口与计算机连接。
采集卡的采样原理可以概括为以下几个步骤：
1. 时钟同步：采集卡首先需要与输入信号进行时钟同步，以确保准确的采样。
一般情况下，采集卡会使用自己的时钟源或者外部的参考时钟来与输入信号进行同步。
2. 信号采样：一旦时钟同步完成，采集卡就开始对输入信号进行采样。
采样过程中，采集卡会按照一定的采样率（即每秒采样的次数）将输入信号离散化为数字信号。
采集卡上的模数转换器（ADC）负责将连续的模拟信号转换为离散的数字信号。
3. 数据传输：采集卡将采样到的数字信号通过PCIe接口传输给计算机。
PCIe接口提供了高速的数据传输通道，能够满足高速数据采集的需求。
传输过程中，采集卡会将采样数据打包成数据包，并通过PCIe总线发送给计算机。
4. 数据处理：计算机接收到采集卡传输的数据后，可以使用相应的软件对数据进行处理和分析。
这些软件可以根据具体的应用需求，对数据进行滤波、频谱分析、数据压缩等操作，以提取所需的信息。
需要注意的是，采集卡的采样原理会因具体的硬件设计而有所差异，不同的采集卡可能会采用不同的ADC芯片、时钟同步方式和数据处理算法等。
因此，在具体应用中，需要根据采集卡的规格和说明书来了解其采样原理和技术特点。
pci 原理
pci 原理
PCI（Peripheral Component Interconnect）是一种高速的总线标准，用于在计算机内部连接各种外设设备，例如显卡、网卡、声卡等。
PCI采用并行传输方式，通过总线上的32根信号线进行数据
传输。
其中，30根信号线用于数据传输，一根信号线用于传
输校验信息，还有一根信号线用于传输时钟信号。
数据传输速度可达到133MB/s（PCI-X技术）或者533MB/s（PCI Express
技术）。
PCI总线支持多主设备的并行传输，因此允许多个设备同时连
接到计算机的主板上。
每个设备都有一个唯一的设备号，并通过设备号来区分。
PCI总线还支持总线主设备和总线代理的体
系结构。
总线主设备是计算机主板上的主控制器，负责将数据从主机传输到外设设备，而总线代理则是外设设备上的控制器。
PCI总线的通信是通过事务的方式进行的。
事务由事务发起方（如总线主设备）发送到事务目标方（如外设设备），并包含读、写、配置等类型的操作。
事务的发起方和目标方之间通过地址线、控制线和数据线进行通信。
PCI总线还支持插拔式设备的热插拔功能。
当外设设备需要加
入或者退出总线时，可以随时插入或者拔出，而不需要关闭计算机。
这使得系统维护更加方便。
总的来说，PCI总线作为一种高速并行传输标准，提供了计算
机与外设设备之间的可靠数据传输通道。
它的设计使得扩展和维护计算机系统变得更加方便和灵活。
pcie总线通信原理
pcie总线通信原理PCIe(Peripheral Component Interconnect Express)是一种高速串行计算机扩展总线标准,被广泛应用于计算机系统中,用于处理器与各种外围设备(如显卡、硬盘、网卡等)之间的通信。
PCIe总线采用点对点链路串行通信的方式,相比较旧的并行总线(如PCI、AGP等),具有更高的带宽、更低的延迟和更小的功耗等优点。
PCIe总线的通信原理主要包括以下几个方面:1. 拓扑结构PCIe总线采用树状拓扑结构,其中根复杂器(Root Complex)作为根节点,与处理器直接连接。
根复杂器通过交换机(Switch)与各个端点(Endpoint)相连,每个端点即代表一个外围设备。
2. 链路层PCIe总线的链路层定义了两个通信实体之间的低级通信协议,包括数据包的封装与解封装、流控、序列化与并行化等。
PCIe链路分为不同的速率等级(Gen1/Gen2/Gen3/Gen4等),速率越高,带宽越大。
3. 事务层事务层定义了设备之间的通信语义,包括读/写操作、消息传递等。
PCIe事务包括Memory、IO、Configuration等多种类型,支持多种通信模式。
4. 电源管理PCIe总线支持多种电源管理机制,如主动和被动省电策略、链路状态管理等,可根据功耗需求动态调节链路的工作状态,提高能效。
5. 热插拔PCIe总线支持热插拔,即在系统运行期间插拔外围设备,无需重启计算机。
这依赖于PCIe的枚举机制、电源控制和错误管理等功能。
6. 虚拟化PCIe支持硬件虚拟化,单个物理设备可划分为多个虚拟设备,供不同的虚拟机访问,提高资源利用效率。
PCIe总线通过点对点串行通信、高速链路、优化的事务层、先进的电源管理和虚拟化等机制,为现代计算机系统提供了高效、灵活、低功耗的外围设备通信途径,推动了计算机硬件的持续发展。
pcie显卡
pcie显卡PCI-E显卡是现代计算机中广泛使用的显卡接口之一，它提供了高性能的图形处理能力。
PCI-E显卡是通过PCI Express（PCI-E）总线连接到计算机的，具有更高的带宽和更稳定的传输速度。
在本文中，我们将讨论PCI-E显卡的工作原理、优势以及应用领域。
PCI-E显卡与传统的显卡接口相比，具有更高的数据传输速率。
PCI-E总线的速度可以达到16个lane，每个lane的速度为250MB/s，因此可以提供更快速的数据传输，从而实现更高的图形处理性能。
此外，PCI-E显卡还支持多显示器输出，可以同时连接多个显示器，提供更广阔的工作空间。
PCI-E显卡的工作原理是通过将显卡插槽插入到计算机的PCI-E插槽上，与计算机主板建立连接。
PCI-E显卡包含一个图形处理器（GPU），GPU是显卡的核心部件，负责图形数据的处理和显示。
GPU通过与计算机主板的PCI-E插槽进行通信，接收来自主机计算机的指令并处理数据。
PCI-E显卡的优势是在图形处理能力方面表现出色。
由于PCI-E总线的高带宽和稳定传输速度，PCI-E显卡可以实现更高的图形处理性能，适用于高要求的图形应用。
例如，游戏玩家通常会选择PCI-E显卡来获得更流畅的游戏体验，这是因为PCI-E显卡可以提供更高的图形渲染速度和更低的延迟。
除了游戏之外，PCI-E显卡在其他领域也有广泛的应用。
例如，在数字内容创作和视频编辑领域，需要处理大量的图形和视频数据，PCI-E显卡可以提供更快的数据处理速度和更高的渲染质量。
在科学计算领域，GPU计算已经成为越来越流行的趋势，使用PCI-E显卡可以提高计算性能，加快科学计算的速度。
然而，除了优势之外，PCI-E显卡也存在一些限制。
首先，PCI-E显卡的插槽和计算机主板的兼容性是一个问题，不同的主板可能具有不同类型或规格的PCI-E插槽，需要注意选择合适的显卡进行匹配。
其次，PCI-E显卡通常需要一个额外的电源供应，因为其工作需要较高的功率消耗。
pcie工作原理
pcie工作原理PCIe是一种高速串行总线接口技术，用于连接计算机主板和外部设备，如显卡、网卡和存储设备等。
它是Peripheral Component Interconnect Express的简称，意为外围设备互联扩展。
PCIe的工作原理是通过使用差分信号传输数据，以实现高速、可靠的数据传输。
PCIe的工作原理基于串行传输技术，与传统的并行总线不同。
在传统的并行总线中，数据是同时通过多根传输线传输的，而在PCIe中，数据是通过一对差分传输线（TX和RX）进行传输的。
差分信号指的是两个信号线上的电压差，其变化可以表示二进制数据的0和1。
差分传输技术可以减少电磁干扰和信号失真，提高信号的传输质量和可靠性。
PCIe的工作原理可以简单描述为以下几个步骤：1. 初始化和握手：当计算机开机时，主板会对PCIe总线进行初始化，并与连接的设备进行握手。
这个过程包括识别设备、分配资源和建立通信链路等操作。
2. 数据传输：一旦建立了通信链路，PCIe就可以开始进行数据传输。
数据传输是通过发送和接收数据包来完成的。
数据包是一组有序的二进制数据，包括有效数据、错误检测和纠正码等信息。
发送端将数据包分成小的数据块，并添加控制信息，然后使用差分传输线将数据块发送给接收端。
接收端接收数据块，并进行错误检测和纠正，然后将数据块重新组装成完整的数据包。
3. 中断和信号处理：在数据传输过程中，设备可以向计算机发送中断信号，以通知计算机某个事件的发生。
中断是一种异步的事件，可以打断计算机的正常执行流程，并触发相应的中断处理程序。
中断处理程序可以根据中断的类型和设备的标识符来处理相应的事件。
PCIe的工作原理还涉及到一些其他的概念和机制，如虚拟化、多通道和速率控制等。
虚拟化是一种将物理资源划分为多个逻辑资源的技术，可以提高资源的利用率和灵活性。
多通道是一种将总线划分为多个独立的通道的技术，可以提高总线的带宽和吞吐量。
速率控制是一种动态调整总线速率的技术，可以根据实际需求来调整数据传输速度。
PCIe的原理及体系架构_学习笔记
IO总线的三个阶段:第一代并行ISA 、EISA、MC、VESA.共同特点:信号的功能与时序与处理器引脚密切相关,几乎是微处理器信号的延伸和扩展,有些信号还与主板上的硬件资源有关系.第二代并行PCI、AGP、PCI-XPCI总线是一个标准的、与处理器无关的局部外围总线,不受限于系统所使用的处理器的种类,通用性更强. 图形端口,将PCI总线从图形数据传输中解放出来,改善带宽.第三代PCI Express高性能IO串行总线在总线结构上采取了根本性的变革,主要体现在两个方面:一是有并行总线变位串行总线;二是采用点到点的互连独享带宽.将原并行总线结构中桥下面挂连设备的一条总线变成了一条链路,一条链路可包含一条或多条通路.没有专用的数据、地址、控制和时钟线,总线上各种事务组织成信息包来传送.地址空间、配置机制及软件上均保持与传统PCI总线兼容.第一代和第二代都是并行总线,有多条地址线、数据线和控制线,挂接多个设备,称为下挂式总线(Multi-Drop),总线带宽由多个设备共享.通过提高数据宽度和频率来改善带宽的代价是挂接的电器负载减少(由于功耗增加和静态定时减少).PCIx与PCI相比:由于采用了PLL,频率更高性能更好;在地址和数据的基础上增加属性,从而可以高效管理缓冲区;分离事务协议相对延迟事务协议来说,提高了总线利用效率;可不需要中断引脚,改用消息信号中断(带内)体系结构,中断效率更高.基于PCI总线的结构最基本的PCI总线平台包含三级总线:FSB(Front-Side Bus)、PCI和ISA,FSB是处理器子系统的总线(Host总线),总线定义完全取决于系统所用的处理器;PCI局部总线是一个完全与处理器无关的总线,不受限微处理器的种类;ISA总线(IO扩展总线),也有采用EISA或MC总线的.不同的总线之间通过相应的桥芯片来连接.平台中两极桥是必须的,一是Host到PCI的(常称为主桥——Host桥),即北桥;另一个是PCI总线的桥(常称为扩展总线桥),即南桥.最基本的基于PCI总线的平台PCI地址空间映射x86 CPU的内存与I/O独立编址,I/O对应寄存器,内存对应RAM.因此,访问IO空间用IO读写指令,访问内存空间用内存读写指令.IO读写一般用于低速传输一些状态、控制寄存器的读写等。
pcie -pci 桥 原理
pcie -pci 桥原理
PCI Express (PCIe) 和 PCI 桥是用于连接不同类型的总线架构的设备。
PCIe 是一种高速串行总线技术，而 PCI 则是一种并行总线技术。
PCIe PCI 桥的原理涉及到将PCIe总线的数据转换为PCI总线的数据，或者将PCI总线的数据转换为PCIe总线的数据。
PCIe PCI 桥的原理包括以下几个方面：
1. 数据转换，PCIe PCI 桥需要能够将PCIe 总线的高速串行数据转换为 PCI 总线的并行数据，或者将 PCI 总线的并行数据转换为 PCIe 总线的高速串行数据。
这涉及到数据格式的转换和时序的处理。
2. 总线协议转换，PCIe 和 PCI 使用不同的总线协议，PCIe 使用基于数据包的协议，而 PCI 使用基于传统的地址线和数据线的并行总线协议。
PCIe PCI 桥需要能够将这两种不同的总线协议进行转换，以便让两种不同类型的设备能够进行通信。
3. 性能匹配，PCIe 总线通常比 PCI 总线具有更高的带宽和更低的延迟。
PCIe PCI 桥需要能够在数据传输过程中进行性能匹配，
以确保数据能够以最佳速率传输。
4. 地址映射，PCIe PCI 桥需要能够将PCIe 设备的地址映射
到 PCI 总线上，或者将 PCI 设备的地址映射到 PCIe 总线上，以
便让两种总线上的设备能够正确地寻址和访问对方。
总的来说，PCIe PCI 桥的原理涉及到数据转换、总线协议转换、性能匹配和地址映射等方面，以实现不同类型总线之间的互连和通信。
这样的桥接技术在现代计算机系统中起着至关重要的作用，使
得不同类型的设备能够在统一的总线架构下进行协同工作。
pcie桥接芯片原理
pcie桥接芯片原理
PCIe桥接芯片的原理主要是通过地址映照和数据传输来实现的。
这种芯片充当了一个“桥”的角色，即所谓的“桥片技术”。
它能够把LOCAL总线端管理的一片地址和PCI总线端管理的1片地址逐一对应起来，即所谓的地址映照。
同时，PCI总线与PC机的CPU管理的内存地址也是逐一对应的，这样就实现了CPU地址、PCI地址和LOCAL地址之间的映射关系。
在实际的数据传输过程中，PCIe桥接芯片可以把LOCAL总线地址管理的外部存储空间的数据传输到PCI总线地址对应的内存空间中，即CPU的内存空间。
反之，也可以将内存中的数据传输到LOCAL总线管理的外部地址空间中去。
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Transaction
Link
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PIPE
Logical
Electrical Mechanical
Physical Interface (PIPE)
为什么PCIe的工程设计难度要大得多呢？图4显示了在高速设计方案中这些问题的实例以及标准的FR4 电路板材料对于信号的影响度。此图左侧显示了一个1.25 Gbps数据流和一个5 Gbps数据流的二进制眼 图，并对应于通过26英寸的标准FR4电路板材料进行传输。右侧的对应二进制眼图表明，目的地处的信 号性能出现了衰减。而1.25 Gbps数据流在这种传输路程中保存得非常完好，但5 Gbps眼图的大小和清 晰度均出现了显著的衰减，这是因为低成本FR4基底材料以及互连线材料在大于1 GHz的频率下所发生的 介电损失现象而造成的。
• 端点通常驻留在应用内，用于在系统中将应用连接到PCIe网络。端点具有请求和完成PCIe事务处理的 功能。此系统内的端点数量通常多于其它任何类型的PCIe组件。
• 桥接器用于将PCIe与其它PCI总线标准（如PCI/PCI-X）相连接，适用于那些同时采用了这些体系架构 与PCIe的系统。
PCIe协议规格
转向PCIe主要是为了实现显著增强系统吞吐量、扩容性和灵活性的目标，同时还要降低制造成本，而这 些都是基于总线的传统互连标准所达不到的。PCI Express标准在设计时着眼于未来，并且能够继续演 进，从而为系统提供更大的吞吐量。第一代PCIe规定的吞吐量是每秒2.5千兆比特（Gbps），第二代规 定的吞吐量是5.0 Gbps，而最近公布PCIe 3.0标准已经支持8.0 Gbps的吞吐量。在PCIe标准继续充分利 用最新技术来提供不断加大的吞吐量的同时，采用分层协议也便于PCI向PCIe的演进，并保持了与现有 PCI应用的驱动程序软件兼容性。
©2008 Synopsys, Inc.
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发送眼图
接收眼图，经过26英寸 的FR4材料
图4 频率升高后的二进制眼图性能降级
这种损失现象会随着频率增加而加大，导致在1-0-1-0位流中出现不能接受的畸变现象（实际上交流信 号），但一串全部是1或全部是0（实际上直流信号）可以成功地发送。
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在物理硬件方面，从串行引脚至PIPE接口的各层总称为PHY，而从PIPE接口至应用层的各层总称为数字 控制器。任意给定PCIe链路的每一端均存在一个PHY和数字控制器。图3显示了从图1所定义的子系统内 插入到根联合体和端点的PCIe PHY和控制器。端点采用了一个端点端口，而根联合体采用了一个根端 口。此图显示了每一个扩展到各种单独的PHY和控制器功能的端口类型。
下面两节更深入地探讨了PHY和控制器的设计问题。
PCIe SerDes设计难题
为PCIe设计PCIe PHY对于设计人员尤有难度，原因在于：
• 串行至并行的数据转换要求采用先进的模拟设计方案。 • 模拟设计在各种制程技术之间不可移植，所以必须针对用于制造芯片的每一种新制程技术重新设计
PHY。 • 高速本身就已经属于设计难题，而模拟链路增加了设计的复杂度，更加剧了设计难度。例如，由于信
的。 • 如图所示，物理层可以分割成2个子层：电气层和逻辑层。而有一些公司已经在电气层和逻辑层之间
定义和采用了一种接口，这种接口称为PCI Express物理接口（PIPE）。PIPE接口让设计方案能够采 用一种标准接口和/或采购多种能够配合运行的组件，甚至可以向多个供货商进行采购。 • 物理层的电气子层用于实现各种模拟元器件，包括收发器、模拟缓冲器、串化器/解串器（SerDes） 和10位接口。 • 物理编码子层（PCS）用于每一个8位数据字节与10位代码之间的编码/解码。这种编码功能不仅能对 有效字符进行校验，而且还限制了所发送的0和1数量之间的差异度，从而在发送器与接收器之间保持 了一种直流平衡度，进而显著增强了电磁兼容性（EMC）以及电气信号性能。 • 物理层内的PIPE接口的另一个方面包括了链路训练和状况状态机（LTSSM）、通道间去偏移（laneto-lane de-skew）、特殊序列检测和生成，等等。
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但是，要解决上面的PHY开发难题还受到了其它限制。这些难题必须能够在经济可行的芯片占用面积下 以及功耗预算范围内得到解决。较小的内核面积以及低功率属于强制性条件。
PCI Express数字控制器的设计难题
PCIe的复杂度远高于PCI，其接口复杂度大致高出10倍，而且门电路数量（不包括PHY在内）约多出7.5 倍。PCIe还定义了一系列不同的端口类型，包括：根联合体、交换器、桥接器和端点。导致事情更加 复杂化的还有，对于每一种PCIe端口类型，“同一方案不能适用于所有端口”。举例来说，对于1 G以 太网控制器的1个PCIe附加卡的要求可以采用一个拥有32位内部数据通路的单通道（x1）端点来予以满 足，而一个机顶盒就有可能要求采用1个64位的内部数据通路并要提供根联合体和端点双功能。有许多 因素会提高PCIe接口的复杂度，包括某一特定PCIe应用可能需要的一些可选特性。在实现PCIe接口时， 必须格外注意确保设计方案中只包括了必需的特性，以避免不必要地增加门电路数量、面积以及功耗损 失。
PCIe的优势就在于降低了复杂度所带来的成本。PCIe属于一种基于数据包的串行连接协议，它的复杂度 估计在PCI并行总线的10倍以上。之所以有这样的复杂度，部分是由于对以千兆级的速度进行并行至串 行的数据转换的需要，部分是由于向基于数据包实现方案的转移。
PCIe保留了PCI的基本载入-存储体系架构，包括支持以前由PCI-X标准加入的分割事务处理特性。此 外，PCIe引入了一系列低阶消息传递基元来管理链路（例如链路级流量控制），以仿真传统并行总线的 边带信号，并用于提供更高水平的健壮性和功能性。此规格定义了许多既支持当今需要又支持未来扩展 的特性，同时还保持了与PCI软件驱动程序的兼容性。PCI Express的先进特性包括：自主功率管理； 先进错误报告；通过端对端循环冗余校验（ECRC）实现的端对端可靠性，支持热插拔；以及服务质量 （QoS）流量分级。
虽然最初的目标是计算机扩展卡以及图形卡，但PCIe目前也广泛适用于涵盖更广的应用门类，包括网络 组建、通信、存储、工业电子设备和消费类电子产品。
本白皮书的目的在于帮助读者进一步了解PCI Express以及成功PCIe成功应用。
PCI Express基本工作原理
拓扑结构
本节介绍了PCIe协议的基本工作原理以及当今系统中实现和支持PCIe协议所需要的各个组成部分。本节 的目标在于提供PCIe的相关工作知识，并未涉及到PCIe协议的具体复杂性。
而一个经简化的系统拓扑结构包括了4种功能类型：根联合体、交换器、端点和桥接器，如图1所示。每 条虚线均代表着2个PCIe设备之间的一条连接，这种连接被称为链路。
CPU
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GFX
Chip Set with Root Complex
Memory
PCI
PCIe to PCI Bridge
发送眼图
接收眼图，经过 26英寸的FR4材
采用预加重处 理的发送眼图
料
采用预加重的接 收眼图，经过26 英寸的FR4材料
图5 采用预加重处理来限制二进制眼图性能降级现象
采用预加重和其它模拟设计技巧可以提供更为纯净的信号。但是，即使有一个明显很纯净的眼图的信号 也仍然必须满足PCIe规格所要求的电压裕量要求。在图6中，左图代表了PCIe规格，中间的菱形描述了 对眼图张开度的最低要求。位于中间的眼图代表了PCIe规格的要求（如图中的菱形所示）并显示了一种 能够超过这些要求的合格眼图开度。在右侧图中，波形未能满足由这个菱形所代表的要求。
号Y必须通过严格的电气和兼容性测试来确保与其它设备的互操作性。
随着线路速率的增加，PHY不仅在设计上的难度更大，而且在集成时也必须十分谨慎，以满足在吞吐量 超过1 Gbps时出现的信号完整性问题。高速条件的封装和电路板设计难度也大幅提高，经常导致项目 延迟。此外，高性能PHY的设计也要求设计人员在高速模拟通信领域里具有高级专业经验。这些通信性 能还十分依赖于设备的生产制程，因此设计人员必须对基本设备的物理特性有一定的了解。这样的专 业经验只有通过大量的设计实践来获得。PHY不仅在开发上存在难度，而且还必须能够与其它公司设计 的PCIe接口实现互操作。因此，PCI-SIG提供了兼容性测试认证大会（workshops），通常称为“plugfests”，来测试一项设计方案对规格的符合性以及与其它设备的互操作性。
Chip Set with Root Complex
PCIe RC Controller
PHY
PHY PCIe Endpoint
Endpoint
图3：SoC芯片内的PHY和控制器运用
正如上文所述，2个端口之间的虚线代表着链路。PCIe链路是单向的，并采用了低压差分信号。PCIe规 格定义了链路可以包含多达32个并行通道，用于将PCIe 1.x（2.5Gbps）链路的吞吐量扩展至80 Gbps， 或将PCIe 2.0（5.0 Gbps）的吞吐量扩展至160 Gbps。同一链路内的每个线路（Lane）均提供了自己的 内嵌时钟信号，因而无需在PC电路板上实现线路长度匹配——这种匹配是以前PCI接口为了保持时序所 必需的。
此项解决方案的目标在于通过提升更高频率（交流）信号相应于较低频率（直流）信号的幅值来改善综 合的信噪比，这种过程称为预加重（pre-emphasis）。另外一种方式是，也可以对较低频率的信号实 现“去加重”。在发送器处采用去加重处理可以在目的地处获得更加干净的眼图，从而以充分的余量满 足规格要求（如图5所示）。