Allegro设置差分线和等长的方法
allegro建立差分线规则
allegro建立差分线规则
建立差分线规则是在使用Allegro软件进行PCB设计时非常重要的一步。
差分
线是一对相互衔接的信号线，用于传输高速数字信号，如USB、HDMI和以太网等。
通过建立差分线规则，可以确保差分线的质量和稳定性，减少干扰和串扰，从而提高整体电路性能。
首先，在Allegro软件中，打开设计文件并进入布局编辑器。
选择需要添加差
分线规则的信号线对，并右键单击选择“差分对属性”。
在弹出的对话框中，可以设置差分线的物理特性、约束条件和信号完整性要求。
物理特性方面，可以设置差分线的宽度、间距和层堆栈，以满足设计要求。
这
些参数会影响差分线的阻抗和信号传输速率，需要根据具体设计需求进行调整。
约束条件方面，可以设置差分线的最大长度、最小间距和最大串扰限制等。
这
些约束条件会在布线时自动检测和优化差分线，确保其满足电路的可靠性和性能要求。
信号完整性要求方面，可以设置差分线的最大延迟和最小延迟不平衡等。
这些
要求会在信号传输过程中考虑时延和时序要求，确保差分信号的同步性和稳定性。
在建立差分线规则之后，可以进行布线操作。
Allegro软件会根据所设定的差
分线规则自动分配和布线差分线，同时提供实时反馈和报告，以便进行优化和调整。
综上所述，建立差分线规则是使用Allegro软件进行PCB设计中至关重要的一步。
通过准确设置差分线的物理特性、约束条件和信号完整性要求，可以确保差分线的质量和稳定性，提高整体电路性能。
同时，在布线过程中，Allegro软件提供
了自动分配和布线差分线的功能，方便优化和调整设计。
ALLEGRO约束设置
A L L E G R O约束规则设置介绍目录：第一部分：差分对的约束设置............... 错误!未指定书签。
第二部分：非差分信号约束设置............. 错误!未指定书签。
第三部分：区域约束设置................... 错误!未指定书签。
第四部分：XNet等长设置................... 错误!未指定书签。
本文所有操作与设置均在AllegroPCBeditor15.5环境中进行。
第一部分：差分对的约束设置下面我们将通过对LVDS差分对信号的约束设置分步骤的讲解各个设置过程，或点击图标打开“ConstraintsSys”窗口，将出现下图所示窗口。
点击“Setstandardvalues”，弹出“Defaultvaluesform”界面，在此可设置默认值，且窗口中所有设置值各自分属于spacingrule和Physicalrule中名为“Default”的约束集。
此处我们取默认值。
图1下面步骤2-步骤4为Physical（Line/vias）rule物理特性（线宽和过孔）约束设置过程步骤2：线宽约束设置。
点击“Physical（Line/vias）ruleset→setvalues”，在出现的窗口上方空白处填入新约束名称，如“LVDS_SIG”，然后点击“ADD”，新的约束就产生了。
如果需要设置这是某一层的约束，还要在“subclass”中选择相应的层面。
接下来就在相应栏填入需要的值。
如下图所示：图2如果还有其它信号的线宽要求，请重复上述步骤。
Minlinewidth：最小线宽Maxlinewidth：最大线宽，填0=∞Minneckwidth：Neck模式最小线宽Maxnecklength：Neck模式最大走线长度DiffPairprimarygap：首选差分间距（单端线可不填）DiffPairneckgap：Neck模式差分间距（单端线可不填）过孔规格在“Vialistproperty”中设定，一般设定在默认约束规则下。
Allegro基本规则设置指导书
Allegro基本规则设置指导书下面介绍基本规则设置指导书之Analysis Modes 点击set-up-constrains-Modes调出Analysis Modes，这个是所有DRC的总开关下面介绍常用的一些开关设置1.Design Options (Soldermask)从上往下阻焊到阻焊的间距阻焊到pad和走线间距阻焊到shape1的间距钢网到钢网的间距2.Design Mode从上往下测试点Pad到器件DRC开关测试点到器件的DRC开关测试点在器件下方的DRC开关重孔开关3.Design Mode（soldermask）从上往下阻焊到阻焊的DRC开关阻焊到Pad和线的DRC开关阻焊到shape的DRC开关钢网到钢网的DRC开关4.Design Modes（Package）从上到下器件和器件的DRC开关器件超出package keepin的DRC开关器件在器件禁布的DRC开关5.Electric options从上往下开启最短长度延时开启相对长度延时开启pin delay开启Z轴延时6.Electric Modes从上往下绝对长度延时开关相对长度延时开关总长DRC开关差分检查DRC开关7.Physical Mode从上往下走线出现T分支DRC开关Pad和Pad连接的DRC开关过孔使用类型DRC开关8.Spacing Modes默认全部选择所有间距相关的DRC开关都要打开9.Same Net Spacing Modes同名网络DRC开关，默认全部打开10.SMD Pins Modes盘中孔DRC默认是关闭的，可以用来检查孔是否打在SMD的pin上的情况11.开启DRC总开关On-line DRC是需要开启的，否则所有DRC都不起作用Physical规则设置下面介绍规则设置指导书之Physical规则设置点击Set-up-constraints-Constraint Manager打开规则管理器1.设置Physical规则2.打开时默认有个Default规则从左往右Line Width最小线宽最大线宽Neck最小线宽Neck的走线长度3.如果是差分规则，需要额外设以下参数从左往右最小线间距差分对之间的间距Neck走线差分之间的间距正公差负公差4.Pad-Pad connect选择Not Allowed，不允许Pad和Pad直接连接简而言之，就是允许盘中孔Physical规则匹配下面介绍基本规则设置指导书之Physical规则匹配1.在这里给网络匹配上相应的规则2.可以给同一类型的网络建立一个Net Class，匹配规则更方便选中需要的net右击创建Class3.同时如果是差分对的话，需要创建差分对选择需要的两个net，Create Differential PairPhysical Region下面介绍基本规则设置指导书之Physical Region1.空白的地方创建一个Region2.给新建的Region匹配一个规则，所有区域里面的Physical相关的都按照Region的规则来3.当部分网络想按照本身的规则来匹配，可以创建region-Class4.然后匹配回它原来的规则5.后面这些规则一般按照Physical里面设置的规则不修改Spacing规则设置下面介绍基本规则设置指导书之Spacing规则设置1.设置Line到其它的间距规则从左往右线到线，通孔pin，表贴pin，测试pin，通孔Via，盲埋孔，测试孔，微孔，铜皮，Bond finger，hole之间的间距2.设置pin到其它的间距，通孔pin和表贴pin3.设置Via到其它的间距4.设置shape到其它的间距5.设置Bond Finger到其它的间距7.设置盲埋孔之间的间距Spacing规则匹配下面介绍基本规则设置指导书之Spacing规则匹配2.可以把同一类网络创建一个Net Class给Net Class匹配间距规则会更为方便Spacing规则Class to Class 下面介绍基本规则设置指导书之Spacing规则Class to Class1.当我们需要给组和组之间设置一个间距规则时候需要用到这个功能在需要的Net Class地方创建一个Class to Class2.Class to Class匹配一个规则Spacing Region 下面介绍基本规则设置指导书之Spacing Region1.空白的地方创建一个Region2.给创建好的Region 匹配一个规则3.当网络需要在Region中需要按照自身的规则匹配时，可以创建RegionClass来匹配4.Region也支持Class to Class规则，点击ok即可5.设置好的如下图Same Net Spacing规则设置下面介绍基本规则设置指导书之Same Net Spacing规则设置8.设置Line到其它的间距规则从左往右线到线，通孔pin，表贴pin，测试pin，通孔Via，盲埋孔，测试孔，微孔，铜皮，Bond finger，hole之间的间距9.设置pin到其它的间距，通孔pin和表贴pin10.设置Via到其它的间距11.设置shape到其它的间距12.设置Bond Finger到其它的间距13.设置Hole到其它的间距14.打开或者关闭同名网络开关Same Net Spacing规则匹配下面介绍基本规则设置指导书之Same Net Spacing规则匹配3.匹配设置好的Same Net间距规则Same Net Spacing Region下面介绍基本规则设置指导书之Same Net Spacing Region6.空白的地方创建一个Region7.给创建好的Region 匹配一个规则8.当网络需要在Region中需要按照自身的规则匹配时，可以创建RegionClass来匹配Electrical Min Max Propagation Delay下面介绍基本规则设置指导书之Electrical Min Max Propagation Delay在这里可以设置走线的最短和最长的长度，这个过孔和pin delay的长度也会计算进去Electrical Total Etch Length下面介绍Allegro基本规则设置指导书之Electrical Total Etch Length这里可以设置走线的最短和最长的值，这里的值只是走线长度，不包含过孔和pin delay的长度Electrical Differentail Pair下面介绍基本规则设置指导书之 Electrical Differentail Pair这里一般用来设置差分的对内等长，在tolerance这里设置Electrical Relative Propagation Delay下面介绍基本规则设置指导书之 Electrical Relative Propagation Delay1.这里用来设置等长规则2.在创建Match Group之前要创建pin pair3.创建好pin pair之后，选中需要做等长的网络，创建Match Group4.创建好Match Group之后，Scope选择Global， Tolerance 输入公差值5.选择一个网络作为基准。
allegro差分线设置规则
allegro差分线设置规则Allegro差分线设置规则引言：Allegro差分线是一种常用的信号传输方式，在电路设计中起到了重要的作用。
本文将探讨Allegro差分线设置规则，从理论和实践角度介绍如何正确地设置Allegro差分线以保证信号传输的准确性和稳定性。
一、什么是Allegro差分线？Allegro差分线是一种差分信号传输方式，通过同时传输正负两个信号来降低干扰和提高信号的抗噪声能力。
差分信号在信号线上的电压差被解读为二进制信号，从而实现数据传输。
Allegro差分线广泛应用于高速数据传输、音频信号传输等领域。
二、设置规则1. 差分线对称布局：为了减小差分信号间的电磁干扰，差分线应该尽量保持对称布局。
在PCB设计中，可以通过布局对称的方式将差分信号线放置在相邻的层上，并且保持相同的长度和宽度，以确保信号的平衡传输。
2. 差分线长度匹配：差分线的长度差异会导致信号的相位差，从而影响信号的准确性和稳定性。
因此，在布线过程中，应尽量使差分线的长度保持一致，以确保信号的同步传输。
3. 差分线与其他信号线的间隔：为了避免干扰，差分线应与其他信号线保持一定的间隔。
特别是与高频信号线、时钟线等应尽量保持一定的距离，以减小相互之间的电磁干扰。
4. 差分线与地线的间隔：差分线与地线之间的间隔也需要特别注意。
过大的间隔会增加信号线的阻抗，影响信号的传输质量；而过小的间隔则容易导致信号与地线之间的串扰干扰。
因此，在实际设计中，应根据具体情况合理设置差分线与地线的间隔。
5. 差分线的屏蔽与接地：为了进一步降低差分线的干扰，可以采用屏蔽措施。
常见的做法是在差分线周围设置屏蔽层，并将屏蔽层接地，以消除外部电磁干扰对信号的影响。
6. 差分线的阻抗匹配：差分线的阻抗匹配是保证信号传输质量的关键。
在设计中，应根据差分线的特性和设计要求，选择合适的阻抗值。
常见的阻抗匹配方式有微带线和差分对线，设计时需要注意保持差分线的阻抗匹配。
Allegro 中设置等长规则的通用方法
Allegro中设置等长规则的通用方法在当今高速PCB设计中，一组走线的等长越来越重要。
Allegro为 工程师提供了功能强大的Constrain Manager，即约束管理器，工程师可以很方便地进行各种规则的设定，包括等长规则。
在无线时代早前发表的《DDR布线规则与过程》一文中，已经给出了一种设置等长规则的方法，但这种方法具有一定的局限性，一旦某条网络的拓补不符合规律， 将出现异常。
本文以朋友设计的EMMC 小卡为例，给出一种相对通用的等长规则设置方法，希望对读者有帮助。
1. 本例中需要实现PCI-e金手指到EMMC芯片等长，包括D0-D7，CLK，CMD这10条网络。
查看各条网络，确认是否存在串联匹配电阻。
本例中，仅在时钟线上存在，如下图的高亮器件。
2. 为串联匹配电阻分配仿真模型，这样做的目的只有一个：建立Xnet。
因为我们要实现的是金手指到达EMMC芯片的引脚等长，所以必须将串联匹配电阻的两端网络视为同一条。
点击Analyze—>Model Assignment，如下图，3. 在16.6版本中会弹出一个对话框，就是一些设计错误，直接点击Ignore Errors下面的“All”，然后再点击“OK”即可，如下图。
4. 勾选右侧Find窗口中的Symbols，如下图。
5. 点击时钟线上的串联匹配电阻R9，会出现Signal Model Assignment的界面，如下图。
6. 点击“Create Model，如下图。
7. 在弹出的Create Device Model对话框中点击“OK”，如下图。
8. 在弹出的Create ESpice Device Model对话框中点击“OK”，如下图。
9. 此时返回Signal Model Assignment界面，发现R9已具备Model，如下图。
10. 点击Show Element快捷按钮，选中EMMC CLK网络，发现已具备Xnet，如下图。
如何在Allegro16.3里设置Xnet并进行等长设置
附件是一篇网上找到的文章，此文详细介绍了如何设置Xnet以及进行等长设置走线。
本人的应用相对更简单，由于不是经常画板子，所以对于如何使用Xnet常常忘记，而本文介绍的相对复杂，为了在每次画板子的时候相对快速的使用Xnet，特记录本人使用Xnet的过程于此。
首先，介绍本人为何要使用Xnet。
本人使用Xnet的场合主要有两种场合，一种是走线路径阻抗匹配，所以走线中串接了一个匹配电阻，如果需要等长，所以要给这一组走线设置Xnet；另一种是高速差分走线以及像Altera的高速Transciever的差分走线一般都需要对高速差分线进行AC耦合，所以每根线上串接了一个0.1uF的电容，而差分走线都需要进行等长，所以需要计算电容两端走线之和来进行等长控制。
如果没有建立Xnet，如图1所示的差分走线的每一根就会分为2段net。
那么在Allegro的约束管理器中进行等长设置的时候需要首先建立差分对（Diff pair），这时候你会发现有图2所示的情况出现。
从图2能发现什么呢？即RX1_T_N和RX2_T_N的“type”是不一样的，显然RX1_T_N的type是net而RX2_T_N 的type是Xnet，也就是在建立差分对约束的时候前者只是约束了一部分，而后者是约束了整根线。
图1 Altera的GXB高速接收通道图2 在Allegro16.3的约束管理器中建立建立差分对根据文章介绍，第一步是要建立Xnet，建立Xnet的过程如下所示第1步，在Allegro的PCB Editor的Analyze菜单下选择SI/EMI Sim->Model Assignment命令，如图3所示图3 启动开始建立Xnet第2步，进去以后会看到如图4所示的界面，由于差分线中串接的是0402封装的0.1uF的电容，所以选择此项。
可以看到此项下包含了所有工程里使用的所有的该类电容，选择你需要建立Xnet的电容，如图5所示。
图4图5第3步，在上述图4，和图5中选择相应的电容，这里是C300,（注意，这里我们事先已经将C301建好了Xnet），然后点击“Create Model”命令进入创建模型界面，如图6所示。
allegro中 Xnet概念和Xnet等长设置
allegro中 Xnet概念和Xnet等长设置SDRAM的布线规则该嵌入式系统使用64M字节的SDRAM扩展数据存储区，由两片K4S561632组成工作在3 2位模式下。
最高频率可达100M以上，对于SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配，由此提出以下布线要求：1.SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰。
走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线。
误差允许在20mil以内。
2.地址,片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil。
尽量走成菊花链拓补。
可有效控制高次谐波干扰，可比时钟线长，但不能短。
3.SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线与时钟线的线长差控制在50mil内。
根据布线要求，在Allegro中设置不同的约束：针对线宽设置3 个约束SDRAM _CLK，SDRAM_ADDDR，SDRAM_DATA，设置完约束后将约束添加到对应的net上。
使得各个net都具有线宽、线距约束属性。
最后为不同的信号组选择合适的约束即可。
但是设置的约束在系统CPU内部是无法达到的。
因为EP9315为BGA封装。
pin间距1.27毫米，显然在CPU内部，线宽线距无法达到上述要求，利用Allegro设置CPU特殊走线区域cpu_area。
并加上area属性，在此区域中另设置适合BGA内部走线的约束。
Xnet在IDE总线等长布线中的应用系统中的IDE接口设计EP9315强大的外设接口能力能够直接驱动IDE硬盘，布线时需要注意IDE总线的等长设置，但是IDE总线这类高速线需要端接匹配，可以防止信号反射和回流。
如图2所示其中的排阻起到了端接匹配的作用，但使得整个走线被分为好几个NET，而Allegro中常用的走线长度设置propagation_delay和relative_propagation_delay只能针对同一NET设置.I DE总线信号由EP9315扇出，要求EP9315到IDE接口走线DD*+UBDD*(如图2中NET)等长，误差为+/-20mil，最简单的方法是分别设置DD*等长和UBDD*等长，误差各位+/-10mil，就可以达到要求，但是增加了布线难度，特别当DD*有较大绕线空间。
allegro 等长规则设置方法
allegro 等长规则设置方法allegro是一种用于信号处理和控制系统开发的开源信号处理库。
它支持等长规则设置,可以在控制台或命令行中使用。
以下是使用 allegro 等长规则设置的基本步骤:1. 创建等长规则:在 allegro 中,可以使用 `规则` 命令创建等长规则。
例如,要创建一个长度为 10 的等长规则,可以使用以下命令:```let allele = channel(0) | channel(1) | channel(2) | channel(3) | channel(4) | channel(5) | channel(6) | channel(7) | channel(8) | channel(9) | channel(10)allele << 1```2. 设置规则条件:在创建等长规则后,需要设置规则的条件。
例如,要设置规则只有在信号值为 0 时才会触发,可以使用以下命令:```let allele = channel(0) | channel(1) | channel(2) | channel(3) | channel(4) | channel(5) | channel(6) | channel(7) | channel(8) | channel(9) | channel(10)allele << if all(get(allele, "值")) == 0 then "0" else "1" end```这里使用了 `get(allele, "值")` 来获取信号值,如果信号值为 0,则返回 0,否则返回 1。
`all(get(allele, "值", 0))` 表示计算所有信号值之和,如果结果为 0,则返回 0,否则返回 1。
3. 运行规则:等长规则准备好后,可以使用 `send(allele)` 命令将规则触发。
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一、设置差分线的方法
方法一：
1、Logic→Assign Differenttial Pair
2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加
方法二：
1、Setup→Constraints→Electrical
2、选择Net，然后在Objects→Create→Differenttial Pair
3、在弹出的对话框里选择需要添加的差分对，点击Create按钮，即可添加
设置完差分线对后，需要设置其约束规则，方法如下：
1、初始默认的有一个DEFAULT规则，右击DEFAUlT，选择Create→Physical CSet
2、弹出一下对话框，在Physical CSet栏写上规则名称，建议根据差分线的阻抗描写，点击OK，这里已经写好，规则名称为：DIFF100，就可以看到多了一行PCS
3、设立好规则后就可以在这项规则里设置线宽间距等参数了
4、在Net一栏看到有已经设好的差分线，在Referenced physical C Set选项下选择刚刚设好的规则DIFF100
*规则设置中各个项目的含义*
Line Width（设置基本走线宽度）
Min：最小线宽
Max：最大线宽，写0相当于无限大
Neck（neck模式，一般在间距很小的时候用到）Min Width：最小线宽
Max Length：最大线长
Differential Pair（差分线设置，单端线可不写）Min Line Spacing：差分对的最小线间距Primary Gap：差分对理想线间距
Neck Gap：差分对最小允许线间距
(+)T olerance：差分线允许的误差+
(-)Tolerance：差分线允许的误差-
Vias（过孔选择）
BB Via Stagger（设置埋/盲孔的过孔间距）Min：最小间距
Max：最大间距
Allow
Pad-Pad Connect：/
Etch：/
Ts：/
示意图：
二、设置等长
1、进入规则设置页面
Electrical→Net→Routing→Relative Propagation Delay
2、选中需要设置等长的网络，右击，选择Create→Match Group
3、更改组名称
4、设置好后，会显示MGrp，如下图。
这样等长的线组就设好了，接下来是设置等长的约束规则
5、在Delta:T olerance一栏设置好长度误差范围
6、默认的是以时间和百分比为单位，我们改成长度单位，如下图
7、然后设置一个网络为目标网络，在网络Delta:Tolerance 栏处右键选择Set as target，如下图
8、最后打开检查模式，在Analyze菜单选择Analysis Modes，弹出以下对话框，打开Relative propagation delay
三、过电阻等长设置如下图这种等长：
1、首先要创建电阻模型，点击工具栏的Signal Model按钮
2、找到电阻，点击R0402_4_R0402_0 0,所有这种模型的电阻都高亮了
3、选中一个电阻，选择Create Model
4、进入下一步，默认，点击OK
5、进入下一步，默认，点击OK（注意：Value值不能为0）
6、依次把需要建立模型的电阻设好
7、这里可以看到我们刚刚设置好的XNet
8、选中网络，右击，Create→Pin Pair，创建Pin Pair
9、选择两个端点，点击OK，这样就添加好了。
10、依次创建其他XNet的Pin Pair
11、选择这些Pin Pair，右键创建Match Group
12、最后，设置等长规则及目标网络。