数字电子技术基础第6章课件第5版
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《数字电子技术 》课件第6章
图6.3 SRAM存储元
2. DRAM存储元 静态MOS管组成的存储元中管子数目较多， 不利于提 高集成度。 为了克服这些缺点， 人们利用大规模集成工艺， 研制出了动态DRAM。 DRAM存储信息的原理基于MOS管 栅极电容的电荷存储效应。 由于漏电流的存在， 电容上存储的信息不能长久保持， 因而必须定期给电容补 充电荷， 以免存储的信息丢失， 这种操作称为再生或刷新。
图6.5 随机读/写存储器位扩展方式
2. 字扩展方式 字扩展的方法是将地址线、 输出线对应连接, CS分别与译码器的输出端连接。 图6.6所示为4片256×8 RAM扩展为1024 ×8 RAM， 需要有10根地址输入线。
图6.6 随机读/写存储器字扩展方式
然而每片集成电路上的地址输入端只有8位(A0~A7)， 给出的地址范围全部是0～255， 无法区分4片中同样的地址 单元。 因此增加了两位地址代码A8、A9， 使地址代码增加 到10位， 才得到1024地址。 图6.6中通过2线-4线译码器选 择每片RAM的片选端CS， 当CS=0时， 该片被选中工作, 当 CS=1时， 该片RAM不工作， 从而实现了4片RAM轮流选通 工作。
3. 可擦除可编程只读存储器 可擦除可编程只读存储器(EPROM)不仅可以编程, 而且 写入的信息可以擦除， 从而再编入新的信息， 即可多次编 程。 因此熔丝结构、 二极管结构不能作为EPROM的编程单 元， 而应采用浮栅型MOS管。 编程时， 给写入“0”信息的 MOS管的浮栅充电； 若要擦除信息， 则以紫外光照射使浮 栅上所积累的电荷消失。
地址译码电路实现地址的选择。 在大容量的存储器中， 通常采用双译码结构， 即将输入地址分为行地址和列地址 两部分， 分别由行地址译码电路、 列地址译码电路译码。 行地址译码电路、 列地址译码电路的输出作为存储矩阵的 行地址选择线、 列地址选择线， 由它们共同确定欲选择的 地址单元。 地址单元的个数N与二进制地址码的位数 n满足关系式N=2n。 图6.2是一个1024×4位的RAM实例。
数字电子技术 第五版 第6章 存储器和可编程逻辑器件
只读存储器（ROM）有掩膜ROM、 可编程ROM、 可改 写ROM。 掩膜只读存储器（ROM）是在制造时把信息存放在 此存储器中， 使用时不再重新写入， 需要时读出即可； 它只 能读取所存储的信息， 而不能改变已存内容， 并且在断电后 不丢失其中存储内容， 故又称固定只读存储器。 ROM主要由 地址译码器、 存储矩阵和输出缓冲器三部分组成， 如图6.1 所示。
6.1.3 可编程只读存储器
PROM在出厂时， 存储体的内容为全0或全1， 用户可根 据需要将某些内容改写， 也就是编程。常用的双极型工艺 ROM， 采用烧毁熔断丝的方法使三极管由导通变为截止， 使 三极管不起作用， 存储器变为“0”信息； 而未被熔断熔丝的 地方， 即表示为“1”信息。 PROM只实现一次编写的目的， 写好后就不可更改。
13
第 6 章 存储器和可编程逻辑器件 2. 如图6.3所示， ROM中的地址译码器形成了输入变量的最
小项, 即实现了逻辑变量的“与”运算； ROM中的存储矩阵实 现了最小项的或运算， 即形成了各个逻辑函数； 与阵列中的 垂直线Wi代表与逻辑， 交叉圆点代表与逻辑的输入变量； 或 阵列中的水平线D代表或逻辑， 交叉圆点代表字线输入。
10
第 6 章 存储器和可编程逻辑器件
图 6.4 二极管ROM结构图
11
第 6 章 存储器和可编程逻辑器件 1. 当地址码A1A0=00时， 译码输出使字线W0为高电平， 与
其相连的二极管都导通， 把高电平“1”送到位线上， 于是D3、 D0端得到高电平“1”， W0和D1、D2之间没有接二极管， 故 D1、D2端是低电平“0”。 这样， 在D3D2D1D0端读到一个字 1001， 它就是该矩阵第一行的字输出。
6
第 6 章 存储器和可编程逻辑器件 ROM中地址译码器实现了地址输入变量的“与” 运算，
6.1.3 可编程只读存储器
PROM在出厂时， 存储体的内容为全0或全1， 用户可根 据需要将某些内容改写， 也就是编程。常用的双极型工艺 ROM， 采用烧毁熔断丝的方法使三极管由导通变为截止， 使 三极管不起作用， 存储器变为“0”信息； 而未被熔断熔丝的 地方， 即表示为“1”信息。 PROM只实现一次编写的目的， 写好后就不可更改。
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第 6 章 存储器和可编程逻辑器件 2. 如图6.3所示， ROM中的地址译码器形成了输入变量的最
小项, 即实现了逻辑变量的“与”运算； ROM中的存储矩阵实 现了最小项的或运算， 即形成了各个逻辑函数； 与阵列中的 垂直线Wi代表与逻辑， 交叉圆点代表与逻辑的输入变量； 或 阵列中的水平线D代表或逻辑， 交叉圆点代表字线输入。
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第 6 章 存储器和可编程逻辑器件
图 6.4 二极管ROM结构图
11
第 6 章 存储器和可编程逻辑器件 1. 当地址码A1A0=00时， 译码输出使字线W0为高电平， 与
其相连的二极管都导通， 把高电平“1”送到位线上， 于是D3、 D0端得到高电平“1”， W0和D1、D2之间没有接二极管， 故 D1、D2端是低电平“0”。 这样， 在D3D2D1D0端读到一个字 1001， 它就是该矩阵第一行的字输出。
6
第 6 章 存储器和可编程逻辑器件 ROM中地址译码器实现了地址输入变量的“与” 运算，
数字电子技术基础-第六章_时序逻辑电路(完整版)
T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3
数字电子技术第6章 时序逻辑电路
RD—异步置0端（低电平有效） 1 DIR—右移串行输入 1 DIL—左移串行输入 S0、S1—控制端 1 D0D1 D2 D3—并行输入
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4、扩展：两片74LS194A扩展一片8位双向移位寄存器
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例6.3.1的电路 （P276) 74LS194功能 S1S0=00,保持 S1S0=01,右移 S1S0=10,左移 S1S0=11,并入
（5）状态转换图
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小结
1、时序逻辑电路的特点、组成、分类及描述方法； 2、同步时序逻辑电路的分析方法； 课堂讨论： 6.1，6.4
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6.3 若干常用的时序逻辑电路
寄存器和移位寄存器 时序 逻辑电路 计数器 顺序脉冲发生器 序列信号发生器
移位寄存器不仅具有存储功能，且还有移位功能。 可实现串、并行数据转换，数值运算以及数据处理。 所谓“移位”，就是将寄存器所存各位数据，在每个移 位脉冲的作用下，向左或向右移动一位。
2、类型： 根据移位方向，分成三种：
左移 寄存器 (a) 右移 寄存器 (b) 双向 移位 寄存器 (c)
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学习要求 ：
* *
自学掌握
1. 掌握寄存器和移位寄存器的概念并会使用； 2. 掌握计数器概念，熟练掌握中规模集成计数器74161 和74160的功能，熟练掌握用160及161设计任意进制计 数器的方法。
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6.3.1寄存器和移位寄存器
一、寄存器
寄存器是计算机的主要部件之一， 它用来暂时存放数据或指令。
数字电子技术基础第五版
(1000 1111 1010 1100 0110 )2
《数字电子技术基础》第五版
五、八进制数与二进制数的转换
例：将(011110.010111)2化为八进制
(011 110. 010 111 )2
(3 6 . 2 7)8
例：将(52.43)8化为二进制
(5
2 . 4
3)8
(101 010 . 100 011 )2
《数字电子技术基础》第五版
《数字电子技术基础》（第五版）教学课件
清华大学 阎石 王红
联系地址：清华大学 自动化系 邮政编码：100084 电子信箱：wang_hong@ 联系电话：(010)62792973
《数字电子技术基础》第五版
第一章
数制和码制
《数字电子技术基础》第五版
1 2 3 4 7
k n 2 n1 k n1 2 n 2 k1 2( k n 2 n 2 k n1 2 n3 k 2 ) k1
0
故 (173)10 (10101101 )2
5 6
《数字电子技术基础》第五版
二、十－二转换
1 2 m ( S ) k 2 k 2 k 2 10 1 2 m 小数部分: 左右同乘以 2
1.1 概述 数字量和模拟量
• 数字量：变化在时间上和数量上都是不连 续的。（存在一个最小数量单位△） • 模拟量：数字量以外的物理量。 • 数字电路和模拟电路：工作信号，研究的 对象，分析/设计方法以及所用的数学工具 都有显著的不同
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数字量和模拟量
• 电流值来表示信息
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1.4二进制数运算
1.4.2 反码、补码和补码运算
《数字电子技术基础》(第五版)教学课件
与（AND）
或（OR）
非（NOT）
以A=1表示开关A合上，A=0表示开关A断开； 以Y=1表示灯亮，Y=0表示灯不亮； 三种电路的因果关系不同：
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与
❖ 条件同时具备，结果发生 ❖ Y=A AND B = A&B=A·B=AB
AB Y 0 00 0 10 1 00 1 11
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或
❖ 条件之一具备，结果发生 ❖ Y= A OR B = A+B
AB 00 01 10 11
Y 0 1 1 1
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非
❖ 条件不具备，结果发生
❖ YANOT A
A
Y
0
1
1
0
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几种常用的复合逻辑运算
公式（17）的证明（真值表法）：
ABC BC 000 0 001 0 010 0 011 1 100 0 101 0 110 0 111 1
A+BC 0 0 0 1 1 1 1 1
A+B A+C （A+B）(A+C)
0
0
0
0
1
0
1
00
1
1
1
1
1
1
1
11
1
1
1
1
1
1
《数字电子技术基础》（第五版） 教学课件
ACBCADBCD
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2.5 逻辑函数及其表示方法
❖ 2.5.1 逻辑函数 ❖ Y=F(A,B,C,······)
《数字电子技术基础》第五版阎石第6章
取决于该时刻电由路触的发输器入保存 还取决于前一时刻电路的状态
时序电路： 组合电路 + 触发器
电路的状态与时间顺序有关
输 X1 入 Xp
…
组合电路
…
Y1 输 Ym 出
Q1 Qt …
存储电路
W1 … Wr
时序电路在任何时刻的稳定输出，不仅与 该时刻的输入信号有关，而且还与电路原来的 状态有关。
构成时序逻辑电路的基本单元是触发器。
输出方程
Y (( AQ1Q2 ) ( AQ1Q2 )) AQ1Q2 AQ1Q2
③计算、 Y
列状态转 换表
输A入Q1Q2现 AQ态1Q2
A Q2 Q1
000
001
010
QQ102*1*
Q11 A0
Q1
1 0 Q2
101
110
111
次态
Q2* Q1*
寄存器和移位寄存器
一、寄存器 在数字电路中，用来存放二进制数据或代码
的电路称为寄存器。
寄存器是由具有存储功能的触发器组合起来构成的。 一个触发器可以存储1位二进制代码，存放n位二进制 代码的寄存器，需用n个触发器来构成。
01 10 11 00 11
00 01 10
输出
Y
0 0 0 1 1 0 0 0
QQ2*1*DD21
Q1 A
Q1
Q2
Y AQ1Q2 AQ1Q2
转换条件
画状态转换图
输入 现 态
电路状态 A/Y
A
Q2 Q1
Q2Q1
0
转换方向 0
0
00 1/0 01
0 1
0/1 1/1
数字电子技术基础课件 第6章2(共35张PPT)
2、可以用一个或多个十进制计数器组成任意进制的计数器，具体可以采用 置零法和置数法。
作业：第4版 P302 题5.9 题 5.10 第5版 P349 题6.12 题6.14
异步二进制加法计数器 异步二进制减法计数器
（三）、任意进制计数器的构成方法
（一）、同步计数器 1、同步二进制加法计数器
10110 11
+
1
1011100
用T触发器构成的
同步二进制加法计数器
驱动方程
将驱动方程代入如下特性方程得状态方程
状态方程
输出方程
状态转换表
状态转换图
时序图
2、同步二进制减法计数器
第六章 时序逻辑电路
一、概述
二、同步时序逻辑电路的分析方法 三、若干常用时序逻辑电路
1、寄存器和移位寄存器
2、计数器
四、同步时序逻辑电路的设计方法
第一讲
第二讲
第三讲
第六章 时序逻辑电路 (第二讲）
计数器
计数器是典型的时序电路，所谓计数，就是统计时 钟脉冲（CLK）的个数。还可以用于分频、定时、产 生节拍脉冲和脉冲序列以及进行数字运算等。
10110 0 0
-
1
用T触发器构成的
同步二进制减法计数器
3、同步十进制 加法计数器
驱动方程
状态方程
输出方程
CQ0Q3
状态转换表
状态转换图
同步十进制加法计数器74160
同步计数器同样有传输延迟时间，但触发器之间无延迟，而是共同对被计数CLK的延迟。
四、同步时序逻辑电路的设计方法
+
1
关于同步计数器的传输延时时间问题
2、 由下降沿T触发器构成的异步二进制减法计数器
作业：第4版 P302 题5.9 题 5.10 第5版 P349 题6.12 题6.14
异步二进制加法计数器 异步二进制减法计数器
（三）、任意进制计数器的构成方法
（一）、同步计数器 1、同步二进制加法计数器
10110 11
+
1
1011100
用T触发器构成的
同步二进制加法计数器
驱动方程
将驱动方程代入如下特性方程得状态方程
状态方程
输出方程
状态转换表
状态转换图
时序图
2、同步二进制减法计数器
第六章 时序逻辑电路
一、概述
二、同步时序逻辑电路的分析方法 三、若干常用时序逻辑电路
1、寄存器和移位寄存器
2、计数器
四、同步时序逻辑电路的设计方法
第一讲
第二讲
第三讲
第六章 时序逻辑电路 (第二讲）
计数器
计数器是典型的时序电路，所谓计数，就是统计时 钟脉冲（CLK）的个数。还可以用于分频、定时、产 生节拍脉冲和脉冲序列以及进行数字运算等。
10110 0 0
-
1
用T触发器构成的
同步二进制减法计数器
3、同步十进制 加法计数器
驱动方程
状态方程
输出方程
CQ0Q3
状态转换表
状态转换图
同步十进制加法计数器74160
同步计数器同样有传输延迟时间，但触发器之间无延迟，而是共同对被计数CLK的延迟。
四、同步时序逻辑电路的设计方法
+
1
关于同步计数器的传输延时时间问题
2、 由下降沿T触发器构成的异步二进制减法计数器
《数字电子技术基础》第五版课件第六章_时序逻辑电路
例
J Q0 CP CP
K Q0
J Q1 CP
K Q1
J Q2 CP
K Q2
J Q3 CP K Q3
异步时序电路，时钟方程：
1
CP0 CP
写
CP1 CP3 Q0
均为下降沿触发
方 程
CP2 Q1 驱动方程： J 0 K 0 1
式
J1 Q3n
K1 1
J2 K2 1
J3 Q2nQ1n K3 1
《数字电子技术基础》第五版
第六章 时序逻辑电路
6.1 概述
《数字电子技术基础》第五版
一、时序逻辑电路的特点
1. 功能上：任一时刻的输出不仅取决于该时刻的输入，还 与电路原来的状态有关。
2. 电路结构上 ①包含存储电路和组合电路 ②存储器状态和输入变量共同决定输出
《数字电子技术基础》第五版
二、时序电路的一般结构形式与功能描述方法
0010
0011
0100
1101
1001 1000
0111
0110
0101
1100
CP
01 0 1 0 1 0 1 0 1 0 Q0
Q1 0 0
1
1
0
0
1
1
0
0
0
Q2 0 0 0 0 1 1 1 1 0 0 0
Q3 0 0 0 0 0 0 0 0 1 1 0
《数字电子技术基础》第五版
5
电路功能
从状态图和时序图可以看出，此电 路为异步十进制加法计数器。
Q3
Q0n1 Di、Q1n1 Q0n、Q2n1 Q1n、Q3n1 Q2n
输入 Di CP
现态
Q0n Q1n Q2n Q3n
数字电子技术基础6
•CB555的功能表 输入
输出
RD
VI1
VI2
VO
TD状态
0
低
导通
1
>2VCC/3 >VCC/3
低
导通
1
<2VCC/3 >VCC/3 不变
不变1ຫໍສະໝຸດ <2VCC/3 <VCC/3
高
截止
1
>2VCC/3 <VCC/3
高
截止
•555能在宽电源电压范围内工作，可承受较大的负载电流。
•双极型555定时器的电源电压：5~16v，最大负载电流：200mA
• •单稳态触发器具有下列特点： •（1）电路有一个稳态和一个暂稳态。 •（2）在外来触发脉冲作用下，电路由稳态翻转到暂稳态。 •（3）暂稳态是一个不能长久保持的状态，经过一段时间后， 电路会自动返回到稳态。暂稳态的持续时间与触发脉冲无关， 仅决定于电路本身的参数。
PPT文档演模板
数字电子技术基础6
• 在t1时刻，ui1（uo）由0变为1，于是uo1（ui2）由1变为0，uo2 由0变为1。由于电容电压不能跃变，故ui3必定跟随ui2发生负跳 变。这个低电平保持uo为1，以维持已进入的这个暂稳态。 • 在这个暂稳态期间，uo2（高电平）通过电阻R对电容C充电， 使ui3逐渐上升。在t2时刻，ui3上升到门电路的阈值电压UT，使uo （ui1）由1变为0，uo1（ui2）由0变为1，uo2由1变为0。同样由于 电容电压不能跃变，故ui3跟随ui2发生正跳变。这个高电平保持uo
输出电平的变化滞后于输入，形成回环。
• ②与双稳态触发器和单稳态触发器不同， 施密特触发器属于“电平触发”型电路，不依
赖于边沿陡峭的脉冲。
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* Q2
输出
A
0 0 0 0 1 1 1 1
Q2 Q1
0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
Q1*
1 0 1 0 1 0 1 0
Y
0 0 0 1 1 0 0 0
0 1 1 0 1 0 0 1
Q1* D1 Q1 * Q2 D2 A Q1 Q2
边沿触发器构成
二、移位寄存器
单向移位寄存器
* * * * Q0 Di、Q1 Q0、Q2 Q1 、Q3 Q2
0 1 0
1 01 0 1
0 10 1
1 00
0 1
首先将4位数据并行臵入移位寄存器的4个触发器中，经过4 经过4个CLK信号以后，串行输入的4位代码全部移入寄 个CP,4位代码将从串行输出端依次输出，实现数据的并行－串 存器中，同时在4个触发器输出端得到并行输出代码。 行转换。
1. 逻辑方程组
特性方程：描述触发器逻辑功能的逻辑表达式。 驱动方程：（激励方程）触发器输入信号的逻辑 表达式。 时钟方程：控制时钟CLK的逻辑表达式。 状态方程：（次态方程）次态输出的逻辑表达式。 驱动方程代入特性方程得状态方程。 输出方程：输出变量的逻辑表达式。
2. 状态表
反映输出Z、次态 Q*与输入X、现态 Q之间关系的表格。
B Qn1Qn2 Q1 Q0
驱动方程
输出方程
284页图6.3.15
4位集成二进制同步可逆计数器74LS191
使能端
串行时钟输出
加／减控 制端
预臵数控 制端
4位同步二进制可逆计数器74LS191功能表
74LS191具有异步臵数功能.
双时钟加/减计数器74LS193
…
Ym
输 出
Q1 Qt
W1
…
存储电路
… Wr
时序电路在任何时刻的稳定输出，不仅与该时刻的 输入信号有关，而且还与电路原来的状态有关。 构成时序逻辑电路的基本单元是触发器。
二、时序逻辑电路的分类： 按 动 作 特 点 可 分 为
同步时序逻辑电路
所有触发器状态的变化都是在 同一时钟信号操作下同时发生。
单向移位寄存器具有以下主要特点： （1）单向移位寄存器中的数码 ，在CLK脉冲操 作下，可以依次右移或左移。
（2）n位单向移位寄存器可以寄存n位二进制 代 码 。 n 个 CLK 脉 冲 即 可 完 成 串 行 输 入 工 作 ， 此后可从Q0 ～Qn-1 端获得并行的n位二进制数码， 再用n个CLK脉冲又可实现串行输出操作。
4位同步二进制计数器74163功能表
74163具有同步清零和同步臵数功能.
74LS163的引脚排列和74LS161相同，不同之处是74LS163采用 同步清零方式。
n位二进制同步减法计数器的连接规律：
J 0 K0 1 J1 K1 Q0 J 2 K 2 Q1 Q0 J n 1 K n 1 Qn 2Qn 3 Q1 Q0
J 0 K0 1 J1 K1 Q0 驱动方程 J 2 K 2 Q1 Q0 J n 1 K n 1 Qn 2Qn 3 Q1 Q0
输出方程
279页图6.3.10
C Qn1Qn2 Q1 Q0
4位二进制同步加法计数器
（1）时序逻辑电路的概念及电路结构特点； （2）同步时序电路的一般分析方法； （3）同步计数器的一般分析方法； （4）会用臵零法和臵数法构成任意进制计数器。
二.一般掌握的内容：
（1）同步、异步的概念，电路现态、次态、有效 状态、无效状态、有效循环、无效循环、自启动的 概念，寄存的概念； （2）同步时序逻辑电路设计方法。 （3）常用的时序逻辑器件内部结构
例6.2.1
解: ①写方程组 驱 动 方 程
J1 (Q2 Q3 ) J 2 Q1 J Q Q 1 2 3
K1 1 K 2 (Q1 Q3 ) K 3 Q2
同步时序电路，时钟方程省去。 输出方程 Y Q2 Q3 ②求状态方程 将驱动方程代入JK触发器的特性方程
Y AQ1Q2 AQ1Q2
画状态转换图
A/Y
Q2 Q1
输入 现
态 0 1 0 1 0 1 0 1Leabharlann 次 态输出A
Q2 Q1
0 0 1 1 0 1 1 0
Q Q
0 1 1 0 1 1 0 0
* 2
* 1
Y
0 0 0 1 1 0 0 0
00 0/1 1/1
1/0
01 1/0
11
1/0
10
器，其逻辑电路如图6.3.2 Q3 Q2 Q1 Q0 0000 所示。 其中： （2）送数。 RD 1 时， DCLK上升沿送数。即有： 0 ~ D3为并行数据输入端； CLK为寄存脉冲输入端 * * * * Q3 Q2Q1 Q0 D3 D2 D1D0 RD为清零端 此寄存器为并行输入/并 （3）保持。在 RD 1 行输出方式。在CLK↑时， CLK上升沿以外时间，寄 将D0 ～ D3数据存入，与此 存器内容将保持不变。 前后的D状态无关，而且由 异步臵零（清零）功能。
6.1 概述
一、组合电路与时序电路的区别
1. 组合电路： 电路的输出只与电路的输入有关， 与电路的前一时刻的状态无关。 2. 时序电路： 取决于该时刻电路的输入
电路在某一给定时刻的输出
还取决于前一时刻电路的状态
时序电路： 组合电路 + 触发器
电路的状态与时间顺序有关
输 入
X1 Xp
Y1
…
组合电路
N进制计数器 按计数器中触发器是否同时翻转
加法计数器 二进制计数器
同步计数器 计 数 器 异步计数器
十进制计数器
N进制计数器 二进制计数器 十进制计数器 N进制计数器
减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器
· · · · · ·
一、同步计数器
n位二进制同步加法计数器的电路连接规律：
转换。
6.2 时序逻辑电路的分析方法
时序电路的分析步骤：
电路图
1
时钟方程、 驱动方程和 输出方程
2 将驱动方 程代入特 性方程
状态方程
3 计算
判断电路逻 辑功能,检查 自启动
5
4
时序图
状态图、 状态表
几个概念
有效状态：在时序电路中，凡是被利用了的状态。
有效循环：有效状态构成的循环。 无效状态：在时序电路中，凡是没有被利用的状态。 无效循环：无效状态若形成循环，则称为无效循环。 自启动：在CLK作用下，无效状态能自动地进入到 有效循环中，则称电路能自启动，否则称不能自启 动。
（b）功能表
图6.3.5 双向移位寄存器74LS194的逻辑符号及功能表
DIR－数据右移串行输入端 DIL－数据左移串行输入端 D0~D3－数据并行输入端 Q0~Q3－数据并行输出端 S1、S0－工作状态控制端
6.3.2 计数器
在数字电路中，能够记忆输入脉冲个数的电 路称为计数器。 加法计数器 分类： 按计数器中的数字增减 二进制计数器 按计数器容量 十进制计数器 同步计数器 异步计数器 减法计数器 可逆计数器
0 0 0 0 1 1 1 1
1 0 1 0 1 0 1 0
④作时序图
1 0 1
1
0
1
0
0 1
1
0 1
⑤说明电路功能 A=0时是二位二进制加法计数器； A=1时是二位二进制减法计数器。
作业：6.3 6.6
6.3 若干常用的时序逻辑电路 6.3.1 寄存器
一、寄存器
可寄存一组二进制数码的逻辑部件，叫寄存器，是由触发器 构成的，只要有臵位和复位功能，就可以做寄存器，如基本SR 锁存器、D触发器、JK触发器等等。一个触发器可以存1位二进 制代码，故N位二进制代码需要N个触发器。 根据存放数码的方式不同分为并行和串行两种：并行方式就 是将寄存的数码从各对应的输入端同时输入到寄存器中；串行方 式是将数码从一个输入端逐位输入到寄存器中。根据取出数码的 方式不同也可分为并行和串行两种：并行方式就是要取出的数码 从对应的各个输出端上同时出现；串行方式是被取出的数码在一 个输出端逐位输出；根据有无移位功能寄存器也常分为数码寄存 器和移位寄存器。
Q* JQ K Q 中得电路的状态方程:
Q1* J1Q1 K1Q1 (Q2 Q3 ) Q1 * Q2 J 2Q2 K 2Q2 Q1 Q2 Q1 Q3 Q2 Q* J Q K Q Q Q Q Q Q 3 3 3 3 1 2 3 2 3 3
（3）若串行输入端状态为0，则n个CLK脉冲后，
寄存器便被清零。
双向移位寄存器
RD 0 DIR D0 D1 D2 D3 DIL S1 CLK RD 74LS194 S0 RD Q 0 Q 1 Q 2 Q3 1 1 1 1 （a）逻辑图形符号
S1 S0 × 0 0 1 1 × 0 1 0 1
工作状态 置 零 保 持 右 移 左 移 并行输入
异步时序逻辑电路
触发器状态的变化不是同时发生。
按 输 出 特 点 可 分 为
Merly型时序逻辑电路
输出不仅取决于存储电路的状态，而且还 决定于电路当前的输入。
Moore型时序逻辑电路
输出仅决定于存储电路的状态，与电路 当前的输入无关。
三、时序逻辑电路的功能描述方法 逻辑方程组 状态表 卡诺图 状态图 时序图 逻辑图
②求状态方程
代入D触发器的特性方程，得到电路的状态方程
Q1* D1 Q1 * Q2 D2 A Q1 Q2
输出方程
Y (( AQ1Q2 ) ( AQ1Q2 )) AQ1Q2 AQ1Q2
输出
A
0 0 0 0 1 1 1 1
Q2 Q1
0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
Q1*
1 0 1 0 1 0 1 0
Y
0 0 0 1 1 0 0 0
0 1 1 0 1 0 0 1
Q1* D1 Q1 * Q2 D2 A Q1 Q2
边沿触发器构成
二、移位寄存器
单向移位寄存器
* * * * Q0 Di、Q1 Q0、Q2 Q1 、Q3 Q2
0 1 0
1 01 0 1
0 10 1
1 00
0 1
首先将4位数据并行臵入移位寄存器的4个触发器中，经过4 经过4个CLK信号以后，串行输入的4位代码全部移入寄 个CP,4位代码将从串行输出端依次输出，实现数据的并行－串 存器中，同时在4个触发器输出端得到并行输出代码。 行转换。
1. 逻辑方程组
特性方程：描述触发器逻辑功能的逻辑表达式。 驱动方程：（激励方程）触发器输入信号的逻辑 表达式。 时钟方程：控制时钟CLK的逻辑表达式。 状态方程：（次态方程）次态输出的逻辑表达式。 驱动方程代入特性方程得状态方程。 输出方程：输出变量的逻辑表达式。
2. 状态表
反映输出Z、次态 Q*与输入X、现态 Q之间关系的表格。
B Qn1Qn2 Q1 Q0
驱动方程
输出方程
284页图6.3.15
4位集成二进制同步可逆计数器74LS191
使能端
串行时钟输出
加／减控 制端
预臵数控 制端
4位同步二进制可逆计数器74LS191功能表
74LS191具有异步臵数功能.
双时钟加/减计数器74LS193
…
Ym
输 出
Q1 Qt
W1
…
存储电路
… Wr
时序电路在任何时刻的稳定输出，不仅与该时刻的 输入信号有关，而且还与电路原来的状态有关。 构成时序逻辑电路的基本单元是触发器。
二、时序逻辑电路的分类： 按 动 作 特 点 可 分 为
同步时序逻辑电路
所有触发器状态的变化都是在 同一时钟信号操作下同时发生。
单向移位寄存器具有以下主要特点： （1）单向移位寄存器中的数码 ，在CLK脉冲操 作下，可以依次右移或左移。
（2）n位单向移位寄存器可以寄存n位二进制 代 码 。 n 个 CLK 脉 冲 即 可 完 成 串 行 输 入 工 作 ， 此后可从Q0 ～Qn-1 端获得并行的n位二进制数码， 再用n个CLK脉冲又可实现串行输出操作。
4位同步二进制计数器74163功能表
74163具有同步清零和同步臵数功能.
74LS163的引脚排列和74LS161相同，不同之处是74LS163采用 同步清零方式。
n位二进制同步减法计数器的连接规律：
J 0 K0 1 J1 K1 Q0 J 2 K 2 Q1 Q0 J n 1 K n 1 Qn 2Qn 3 Q1 Q0
J 0 K0 1 J1 K1 Q0 驱动方程 J 2 K 2 Q1 Q0 J n 1 K n 1 Qn 2Qn 3 Q1 Q0
输出方程
279页图6.3.10
C Qn1Qn2 Q1 Q0
4位二进制同步加法计数器
（1）时序逻辑电路的概念及电路结构特点； （2）同步时序电路的一般分析方法； （3）同步计数器的一般分析方法； （4）会用臵零法和臵数法构成任意进制计数器。
二.一般掌握的内容：
（1）同步、异步的概念，电路现态、次态、有效 状态、无效状态、有效循环、无效循环、自启动的 概念，寄存的概念； （2）同步时序逻辑电路设计方法。 （3）常用的时序逻辑器件内部结构
例6.2.1
解: ①写方程组 驱 动 方 程
J1 (Q2 Q3 ) J 2 Q1 J Q Q 1 2 3
K1 1 K 2 (Q1 Q3 ) K 3 Q2
同步时序电路，时钟方程省去。 输出方程 Y Q2 Q3 ②求状态方程 将驱动方程代入JK触发器的特性方程
Y AQ1Q2 AQ1Q2
画状态转换图
A/Y
Q2 Q1
输入 现
态 0 1 0 1 0 1 0 1Leabharlann 次 态输出A
Q2 Q1
0 0 1 1 0 1 1 0
Q Q
0 1 1 0 1 1 0 0
* 2
* 1
Y
0 0 0 1 1 0 0 0
00 0/1 1/1
1/0
01 1/0
11
1/0
10
器，其逻辑电路如图6.3.2 Q3 Q2 Q1 Q0 0000 所示。 其中： （2）送数。 RD 1 时， DCLK上升沿送数。即有： 0 ~ D3为并行数据输入端； CLK为寄存脉冲输入端 * * * * Q3 Q2Q1 Q0 D3 D2 D1D0 RD为清零端 此寄存器为并行输入/并 （3）保持。在 RD 1 行输出方式。在CLK↑时， CLK上升沿以外时间，寄 将D0 ～ D3数据存入，与此 存器内容将保持不变。 前后的D状态无关，而且由 异步臵零（清零）功能。
6.1 概述
一、组合电路与时序电路的区别
1. 组合电路： 电路的输出只与电路的输入有关， 与电路的前一时刻的状态无关。 2. 时序电路： 取决于该时刻电路的输入
电路在某一给定时刻的输出
还取决于前一时刻电路的状态
时序电路： 组合电路 + 触发器
电路的状态与时间顺序有关
输 入
X1 Xp
Y1
…
组合电路
N进制计数器 按计数器中触发器是否同时翻转
加法计数器 二进制计数器
同步计数器 计 数 器 异步计数器
十进制计数器
N进制计数器 二进制计数器 十进制计数器 N进制计数器
减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器
· · · · · ·
一、同步计数器
n位二进制同步加法计数器的电路连接规律：
转换。
6.2 时序逻辑电路的分析方法
时序电路的分析步骤：
电路图
1
时钟方程、 驱动方程和 输出方程
2 将驱动方 程代入特 性方程
状态方程
3 计算
判断电路逻 辑功能,检查 自启动
5
4
时序图
状态图、 状态表
几个概念
有效状态：在时序电路中，凡是被利用了的状态。
有效循环：有效状态构成的循环。 无效状态：在时序电路中，凡是没有被利用的状态。 无效循环：无效状态若形成循环，则称为无效循环。 自启动：在CLK作用下，无效状态能自动地进入到 有效循环中，则称电路能自启动，否则称不能自启 动。
（b）功能表
图6.3.5 双向移位寄存器74LS194的逻辑符号及功能表
DIR－数据右移串行输入端 DIL－数据左移串行输入端 D0~D3－数据并行输入端 Q0~Q3－数据并行输出端 S1、S0－工作状态控制端
6.3.2 计数器
在数字电路中，能够记忆输入脉冲个数的电 路称为计数器。 加法计数器 分类： 按计数器中的数字增减 二进制计数器 按计数器容量 十进制计数器 同步计数器 异步计数器 减法计数器 可逆计数器
0 0 0 0 1 1 1 1
1 0 1 0 1 0 1 0
④作时序图
1 0 1
1
0
1
0
0 1
1
0 1
⑤说明电路功能 A=0时是二位二进制加法计数器； A=1时是二位二进制减法计数器。
作业：6.3 6.6
6.3 若干常用的时序逻辑电路 6.3.1 寄存器
一、寄存器
可寄存一组二进制数码的逻辑部件，叫寄存器，是由触发器 构成的，只要有臵位和复位功能，就可以做寄存器，如基本SR 锁存器、D触发器、JK触发器等等。一个触发器可以存1位二进 制代码，故N位二进制代码需要N个触发器。 根据存放数码的方式不同分为并行和串行两种：并行方式就 是将寄存的数码从各对应的输入端同时输入到寄存器中；串行方 式是将数码从一个输入端逐位输入到寄存器中。根据取出数码的 方式不同也可分为并行和串行两种：并行方式就是要取出的数码 从对应的各个输出端上同时出现；串行方式是被取出的数码在一 个输出端逐位输出；根据有无移位功能寄存器也常分为数码寄存 器和移位寄存器。
Q* JQ K Q 中得电路的状态方程:
Q1* J1Q1 K1Q1 (Q2 Q3 ) Q1 * Q2 J 2Q2 K 2Q2 Q1 Q2 Q1 Q3 Q2 Q* J Q K Q Q Q Q Q Q 3 3 3 3 1 2 3 2 3 3
（3）若串行输入端状态为0，则n个CLK脉冲后，
寄存器便被清零。
双向移位寄存器
RD 0 DIR D0 D1 D2 D3 DIL S1 CLK RD 74LS194 S0 RD Q 0 Q 1 Q 2 Q3 1 1 1 1 （a）逻辑图形符号
S1 S0 × 0 0 1 1 × 0 1 0 1
工作状态 置 零 保 持 右 移 左 移 并行输入
异步时序逻辑电路
触发器状态的变化不是同时发生。
按 输 出 特 点 可 分 为
Merly型时序逻辑电路
输出不仅取决于存储电路的状态，而且还 决定于电路当前的输入。
Moore型时序逻辑电路
输出仅决定于存储电路的状态，与电路 当前的输入无关。
三、时序逻辑电路的功能描述方法 逻辑方程组 状态表 卡诺图 状态图 时序图 逻辑图
②求状态方程
代入D触发器的特性方程，得到电路的状态方程
Q1* D1 Q1 * Q2 D2 A Q1 Q2
输出方程
Y (( AQ1Q2 ) ( AQ1Q2 )) AQ1Q2 AQ1Q2