数字电路验证方法

远程连接
2011-11-17
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QuestaSim 仿真总结
File New library 建立新的工作库 File New project 建立新的工程 添加.v文件到新的 文件到新的project,包括测试激励 添加 文件到新的 包括测试激励 testbench 编译 仿真
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测试矢量--Testbench 测试矢量
test=~a|b&c;
Testbench更像一个激励 更像一个激励 的产生器,对所设计的输入 的产生器 对所设计的输入 管脚产生相应的输入值 ），通过观察 （0，或者 ），通过观察 ，或者1）， 输出值来评估设计的正确 性。 Testbench 的工作就是把 这些不同的输入值加载到 所设计的电路中。 所设计的电路中。
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硬件验证
FPGA 概述 FPGA常用软件 常用软件 FPGA验证流程 验证流程 演示
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FPGA概述 概述
发展历程及现状 内部结构及实现原理 应用领域举例
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发展历程及现状
1、电子管、晶体管 、电子管、 2、MSIC、LSIC 、 、 3、PLD （乘积和）PAL 、GAL 乘积和） 、 4、FPGA（Field programmable Gates Array） 、 （ ） CPLD （Complex Programmable Logic Device） ）
后端设计 流片 布局布线 综合 综合
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为什么需要验证? 为什么需要验证
1.语法检查 语法检查
module clk_devider(clk,en,data_in,clk_d7,clk_d8,clk_out,); input clk,en,data_in; clk,en;data_in; 端口申明结束 output clk_d7,clk_d8,clk_out; output clk_d7,clk_d8,clk_out; wire [2:0] count; wire [2:0] count; 变量类型错误 wire clk_d8,clk_out; wire clk_d8,clk_out; reg clk_d7; reg clk_d7; assign clk_out= data_in ? clk_d8 ::clk_d7; assign clk_out= data_in ? clk_d8 clk_d7; assign clk_d7<=~count[2]; assign clk_d7<=~count[2]; wire类型变量 类型变量 assign clk_d8=~count[2]; 不能使用连续 always @(posedge clk) if(!en) count<=0; 赋值 else if (en) if (!data_in) count=count+1; count<=count+1; 同一过程块赋 else 值类型要一直， 值类型要一直， begin begin 不过reg类型最 不过 类型最 if (count==6) count<=0; 好使用“ 好使用“<=“非 非 else count<=count+1; 阻塞赋值 endmodule end begin—end 要匹配 endmodule
2011-11-17
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Testbench生成方式 生成方式
MaxplusII里面仿真，可能对着那个画图一样的东 里面仿真， 里面仿真 西画上输入，然后编译以后看设计的输出。 西画上输入，然后编译以后看设计的输出。 在Modelsim里面，需要按照一定规则写一个.v 里面，需要按照一定规则写一个 里面 或者.vhd的文件，这个文件可以给你的设计提供 的文件， 或者 的文件 你预想的输入。 你预想的输入。
Ultraedit– syntax highlight 高级->配置 配置->语法着色选项卡中选择相应的 高级 配置 语法着色选项卡中选择相应的 wordfile
2011-11-17
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Ultraedit –列块编辑 列块编辑
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Notepad++
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数字电路验证方法
刘晓鹏 liuxiaopeng09@ 2011年03月 年 月
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主要内容
验证的必要性 软件验证介绍及演示 硬件验证介绍及演示
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ASIC芯片设计流程 芯片设计流程
系统定义 HDL代码编 代码编 写 功能验证 前端设计
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前端设计流程
1.代码编写 代码编写 2.编写测试矢量（testbench） 编写测试矢量（ 编写测试矢量 ） 3.运行仿真软件仿真 运行仿真软件仿真 或者运行FPGA软件编译下载进行验证 软件编译下载进行验证 或者运行
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代码编写常用编辑器
Quartus II
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ISE
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开发流程
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演示（ 演示（Quartus II） ）
远程连接
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Thanks!
2011-11-17中存储的 内容
0
0001 .... 1111
0 0 1
0001 ... 1111
0 0 1
f=（A+B）*C*（!D） =A*C*!D+B*C*!D
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应用领域举例
总线接口 高速数据采集 编解码、 通信领域 编解码、信号纠错 嵌入式系统 数字图象处理 数字信号处理
不需要端口列表和 端口类型定义
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各种仿真工具工作站启动方法
Modelsim
Source /opt/demo/modelsim.env Vsim & Vsim –c&
Questasim
Source /opt/demo/questa.env Vsim & Vsim –c &
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软件设计
Altera公司 QUARTUS II 公司 Xilinx公司 公司 1、开发工具 、 Lattice公司 ispLEVER 公司 ACTEL公司 Actel Fesigner 公司 2、开发语言 、
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ISE
VHDL Verilog
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内部结构及实现原理
兰 色：逻辑阵列块 红色： 红色：连线资源 黄色： 黄色：输入输出块
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内部结构及实现原理
基于乘积项(Product-Term) 基于乘积项 基于查找表(Look-Up-Table) 基于查找表
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画testbench
输出结果
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编写testbench 编写
`timescale 1ns/1ns //定义仿真时间步长 定义仿真时间步长 module top_test(); reg a_test, b_test, c_test; test test (.a(a_test), .b(b_test), .c(c_test), .test(test_out)); //调用设计模 调用设计模 块 begin a_test=0; b_test=0;c_test=0;end #(100) begin a_test=0; b_test=0;c_test=1;end #(100) begin a_test=0; b_test=1;c_test=0;end #(100) begin a_test=0; b_test=1;c_test=1;end #(100) begin a_test=1; b_test=0;c_test=0;end #(100) begin a_test=1; b_test=0;c_test=1;end #(100) begin a_test=1; b_test=1;c_test=0;end #(100) begin a_test=1; b_test=1;c_test=1;end endmodule
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为什么需要验证? 为什么需要验证
2.逻辑检查 逻辑检查 assign test=~a|b&c; 如果 如果a=0,b=1,c=0,test= 1
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如何验证？ 如何验证？
1.软件验证 仿真 软件验证---仿真 软件验证 Modelsim,Qustasim,Maxplus II,VCS 2.硬件验证 硬件验证---FPGA或者 或者CPLD 硬件验证 或者 编译下载软件ISE，Quartus ， 编译下载软件
a 0 0 0 0 1 1 1 1
b 0 0 1 1 0 0 1 1
c 0 1 0 1 0 1 0 1
test 1 1 1 1 0 0 0 1
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