加减法运算器的设计与实现

计算机组成原理实验实验二加减法运算器的设计与实现
专业班级：计算机科学与技术
学号：******* 姓名：冯帆
学号：******* 姓名：张琪
实验地点：理工楼901
实验二加减法运算器的设计与实现
一、实验目的
1、掌握加减法运算器的原理图设计方法
2、掌握加减法运算器的V erilog HDL语言描述方法
3、理解超前进位算法的基本原理
4、掌握基于模块的多位加减运算器的层次化设计方法
5、掌握溢出检测方法和标志线的生成技术
6、掌握加减运算器的宏模块设计方法
二、实验内容
1、完成一个4位行波进位的加减法运算器，要求有溢出和进位标志（参阅P75-82 ，P86），并封装成模块。

2、修改上述加减运算器改为超前进位加法运算器，并封装成模块。

（参阅P72-75）
3、在上述超前进位加法运算器的基础上，用基于模块的层次化设计方法，完成一个16位行波进位的加法运算器。

//组内超前进位，组间行波进位
4、用宏模块的方法实现一个8位加减运算器。

三、实验仪器及设备：
PC机+ QuartusⅡ9.0 + DE2-70
四、实验步骤
1、新建工程。

2、新建verilog文件。

3、分析寄存器程序代码并编译。

附代码如下：
/*四位行波进位加减法器*/
`define WEISHU 4
module hbjw(a,b,cin,sub,cout,s,overflow); input [`WEISHU-1:0]a;
input [`WEISHU-1:0]b;
input cin;
input sub;
output cout;
output [`WEISHU:0]s;
output overflow;
wire w_0;
wire w_1;
wire w_2;
wire w_3;
wire [`WEISHU:0]w;
assign w=sub?(~b+1'b1):b;
assign {w_0,s[0]}=a[0]+w[0]+cin;
assign {w_1,s[1]}=a[1]+w[1]+w_0;
assign {w_2,s[2]}=a[2]+w[2]+w_1;
assign {w_3,s[3]}=a[3]+w[3]+w_2;
assign {cout,s[4]}=a[3]+w[4]+w_3;
assign overflow=s[4]^s[3];
endmodule
/*超前进位加减法运算器*/
module lab2_LookaheadCarry // 4位超前进位无符号
(
input [3:0] a,
input [3:0] b,
input c0, //carry_in
input clk,
input cclr,
output reg carry_out,
output reg [3:0]sum
);
//内部变量
wire c1,c2,c3,c4;
wire p0,p1,p2,p3; //进位产生信号
wire g0,g1,g2,g3; //进位传递信号
wire sum0,sum1,sum2,sum3;
assign g0=a[0]&b[0];
assign g1=a[1]&b[1];
assign g2=a[2]&b[0];
assign g3=a[3]&b[0];
assign p0=a[0]^b[0];
assign p1=a[1]^b[1];
assign p2=a[2]^b[2];
assign p3=a[3]^b[3];
assign c1=g0|c0&p0;
assign c2=g1|(g0&p1)|(c0&p0&p1);// g1 + p1g0 + p1p0c0
assign c3=g2|(g1&p2)|(g0&p1&p2)|(c0&p0&p1&p2);//g2 + p2g1 + p2p1g0 + p2p1p0c0 assign c4=g3|(g2&p3)|(g1&p2&p3)|(g0&p0&p1&p2)|(c0&p0&p1&p2&p3);//g3 + p3g2 + p3p2g1 + p3p2p1g0 + p3p2p1p0c0
assign sum0=p0^c0;
assign sum1=p1^c1;
assign sum2=p2^c2;
assign sum3=p3^c3;
always @ (posedge clk or negedge cclr)
begin
if (!cclr )
begin
sum<= 0;
carry_out<=0;
end
else
begin
sum<={sum3,sum2,sum1,sum0};
carry_out<=c4;
end
end
endmodule
/*宏模块加减法器*/
`define WEISHU 8
module hmk(add,cin,a,b,cout,overflow,s); //加法：cin cout overflow都是1有效
减法：cin cout overflow都是0有效
Add信号为高电平时做加法，低电平时做减法input add;
input cin;
input [`WEISHU-1:0]a;
input [`WEISHU-1:0]b;
output cout;
output overflow;
output [`WEISHU-1:0]s;
lpm_add_sub0 h (
.add_sub (add),
.cin (cin ),
.dataa (a ),
.datab (b ),
.cout ( cout ),
.overflow (overflow ),
.result ( s )
);
Endmodule
4、仿真。

①行波进位：
②超前进位
④宏模块
5、将各文件封装成模块。

五、实验结论
1、四位行波进位的加减法运算器的进位和溢出标志的设置思想：将最高位即符号位进行扩展，然后将两数相加，如果符号位和扩展位不同，则表示有溢出。

2、将行波加减运算器改为超前进位加法运算器，只需要将行波进位信号改成超前进位信号。

并用“|”符号联结。

3、16位行波进位的加法运算器的设计。

组内超前进位，组间行波进位。

4、用宏模块的方法实现一个8位加减运算器。

调用宏模块，通过仿真分析宏模块的功能。

六、实验思考题
1、加减运算电路是组合电路还是时序电路，P79图4-8中的CLK信号起什么作用？
答：是组合电路，clk和rl共同对进位信号的输出起控制作用。

当rl信号有效，且处于clk 的边沿时，将d的值送给cout。

2、加减运算电路中减法是如何实现的？
答：设计一个控制加减法的信号add。

若add为1，做加法；若add为0做减法。

当做加法时，被加数不变，仍然保持补码形式；当做减法时，对其取反加一，然后再与被加数相加。

3、超前进位的原理是什么？
答：G = A and B P = A xor B
c1 = g0 + p0c0
c2 = g1 + p1c1
= g1 + p1(g0 + p0c0)
= g1 + p1g0 + p1p0c0
c3 = g2 + p2c2
= g2 + p2(g1 + p1g0 + p1p0c0)
= g2 + p2g1 + p2p1g0 + p2p1p0c0
c4 = g3 + p3c3= g3 + p3(g2 + p2g1 + p2p1g0 + p2p1p0c0)
= g3 + p3g2 + p3p2g1 + p3p2p1g0 + p3p2p1p0c0
4、列出三种溢出检测算法？
答：①fA 和fB ：表示两操作数（A 、B ）的符号位，Fs ：表示结果的符号位， 若ovl 为1，则表示溢出。

②Cf :表示符号位的进位。

C : 表示数值最高位的进位。

若 为1，表示计算结果溢出。

③fs1和fs2：表示结果的双符号位(变形补码）。

结果溢出时，机器应能自动检测，
然后转入中断处理。

若 为1，表示结果溢出。

5、标志线的生成方法是什么？
答：标志线是能够表示设备运行状态的线，像为零线，为负线，都是标志线。

它常常成为机器进行某种动作的条件。

一般来说，标志线可以根据一组数据，对其进行组合逻辑运算，就可以生成标志线。

6、如何理解模块封装和层次化的设计思想？
答：模块化的设计体现了自上而下的设计思想。

对于较大的工程，需要分析清楚设计层次。

模块化封装可以很好体现这一个思想。

7、宏模块的设计有何优点与缺点？
答：免去了自己设计的繁琐过程，直接就可以调用，方便快捷。

但是，宏模块功能都是系统已经定义好的，不能自己定制有特定功能的模块，不能对其修改。

S B A S B A f
f f f f f OVL -
--+=f
C C OVL ⊕=21s s f f OVL ⊕=。