组合与时序逻辑及竞争冒险
关于数字电路竞争-冒险现象的研究
毕业论文关于数字电路竞争-冒险现象的研究学专关于数字电路竞争-冒险现象的研究摘要:随着科学技术的发展,数字电路在实际应用中起到了举足轻重的作用,例如PLD、FPGA等。
本文介绍了竞争冒险的概念及产生的原因。
就数字电路中出现的竞争冒险问题及解决办法,从理论和实践的角度对其进行了总结归纳,并举例分析了判别竞争冒险的方法和消除方法,提出人们在分析设计数字电路时要根据不同的电路情况采用不同的分析、判别和消除方法。
在数字系统设计和调试中，常产生传输延迟、竞争冒险、毛刺干扰等问题，这是传统仪器和消除方法无法解决的，在这种情况下出现了适用于软、硬件分析的新的测试、消除竞争与冒险现象的方法。
准确的实现系统功能是每一个系统设计者追求的最终目标，面对越来越庞大的系统设计，设计者需要更加完善、准确地检测出竞争与冒险现象，这样才能保证设计的准确性。
本论文在对国内外有关竞争与冒险现象的发展现状的研究上，还进一步对冒险现象新的检测、消除技术和基于FPGA的虚拟逻辑分析仪进行了分析和研究。
关键词：竞争冒险，数字电路，检测技术，逻辑分析仪Research and Analysis on Race and Competition in Digital Circuit DesignAbstract：The digital circuits play a pivotal role in the practical application with the development of science and technology, For example, PLD, FPGA, etc. This paper proposes an experiment analysis on an enhanced algorithm of MVFDS. There are three part s in this paper, the first one is the introduction of features of the system, the second one is the process of experiment s which are conducted to verify the performance of the enhanced system. The third one is the conclusions and possible further improvements are discussed.Many problems are caused during designing or debugging the digital system，which include the transmission delay，the competition risk，the interference of burrs and so on. They can not be resolved by traditional instruments. In this situation，a new type of digital domain testing instrument named logic analyzer is made to analyze hardware and software，which can effectively solve these problems caused in the digital system. System evaluation is very important to a digital system designer. In order to complete a precise system, digital engineer should give the system evaluation as early as possible. This thesis has researched the virtual logic analyzer based on FPGA to let more users use it，which bases on researching virtual instrument technology，FPGA technology and USB interface.Key words：Race and Competition，Digital Circuit，Detection Technique，Logic Analyzer目录1 引言 (1)1.1课题背景 (1)1.2国内外的研究现状及发展趋势 (1)1.3本课题的任务及研究意义 (4)2 相关理论知识介绍 (5)2.1竞争与冒险的现象 (5)2.2竞争与冒险的分类 (5)3 组合逻辑电路竞争与冒险 (6)3.1组合电路中产生竞争冒险的原因和分析 (6)3.2组合逻辑电路中竞争冒险的消除方法 (7)4 时序逻辑电路竞争与冒险 (11)4.1时序逻辑电路中产生竞争冒险的原因和分析 (11)4.2时序逻辑电路中竞争冒险的消除方法 (13)5 可编程逻辑电路的竞争与冒险 (15)5.1可编程逻辑器件概述 (15)5.2FPGA的开发过程 (16)5.3FPGA器件中产生竞争冒险的原因和分析 (17)5.4FPGA中竞争与冒险的消除方法 (18)6 数字电路竞争与冒险的最新成果分析 (21)6.1关于数字电路检测、设计技术 (21)6.1.1 冒险检测技术与无冒险电路设计的研究意义 (21)6.1.2 冒险检测技术与无冒险电路设计的研究现状 (21)6.1.2 主要研究成果 (21)6.2关于竞争与冒险的检测仪器 (25)6.2.1 逻辑检测仪的研究意义 (25)6.2.2 逻辑检测仪的研究现状 (26)6.2.3 主要研究成果 (27)7 结论 (30)参考文献 (31)致谢 (33)1 引言1.1 课题背景随着计算机科学与技术突飞猛进地发展，用数字电路进行信号处理的优势也更加突出。
第1节 组合逻辑和时序逻辑
第1节组合逻辑和时序逻辑来源：/book/09-03/8331410070307.html通过前面各章的学习可知，Verilog HDL语言分为面向综合和面向仿真两大类语句，且可综合语句远少于仿真语句，读者可能会有可综合设计相对简单的感觉。
然而事实刚好与此相反，这是因为：首先，可综合设计是用来构建硬件平台的，因此对设计的指标要求很高，包括资源、频率和功耗，这都需要通过代码来体现；其次，在实际开发中要利用基本Verilog HDL语句完成种类繁多的硬件开发，给设计人员带来了很大的挑战。
所有的仿真语句只是为了可综合设计的验证而存在。
为了让读者深入地理解可综合设计、灵活运用已学内容，本章将可综合设计中的基本知识点和难点提取出来，融入Verilog HDL语法以及开发工具等诸多方面，以深入浅出的方式向读者说明设计中的难点本质。
8.1 组合逻辑和时序逻辑数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。
掌握组合逻辑和时序逻辑的区分手段与实现方法是数字系统设计的基本要求。
8.1.1 组合逻辑设计1．组合逻辑概念组合逻辑是Verilog HDL设计中的一个重要组成部分。
从电路本质上讲，组合逻辑电路的特点是输出信号只是当前时刻输入信号的函数，与其他时刻的输入状态无关。
无存储电路，也没有反馈电路，其典型结构如图8-1所示。
从电路行为上看，其特征就是输出信号的变化仅仅与输入信号的电平有关，不涉及对信号跳变沿的处理。
尽管组合电路在功能上千差万别，可是其分析方法却有很多相似之处。
给定逻辑电路后，得到其输入与输出的直接表达式，将输入组合全部带入表达式中计算得到输出结果，并以真值表的形式表达出来，最后根据真值表说明电路功能。
组合逻辑电路的设计就是在给定逻辑功能的前提下，通过某种设计渠道，得到满足功能要求且最简单的逻辑电路。
基于HDL 语言和EDA 工具的组合逻辑电路的设计流程如图8-2 所示。
论逻辑电路中的竞争与冒险现象
论逻辑电路中的竞争与冒险现象摘要本文对逻辑电路中的竞争与冒险现象产生的原因、险象的分类和判断及消除方法进行了较全面的认识和论述。
对竞争与冒险现象在逻辑电路中的广泛性进行了讨论，对逻辑电路在时序匹配和电路结构上，与电路功能之间的矛盾和不合理性，用时空观进行了初探的同时，对险象提出了一分为二的处理方法。
关键词逻辑电路；竞争；险象一、引言在讨论逻辑电路，特别是组合电路时，常常为了分析问题的方便，没有考虑信号传输中的时延问题；或者只考虑了静态过程和稳态输出。
实际上，信号经过任何逻辑门和导线都会产生时间延迟，这就使得当电路所有输入达到稳定状态时，输出并不是立即达到稳定状态，而有一个过渡过程（或暂态），严重时还可能有尖峰脉冲，俗称“毛刺”产生。
一般来说，延迟时间对数字系统是一个有害的因素。
例如，使得系统操作速度下降，引起电路中信号的波形参数变坏，以及产生竞争冒险现象引起错误输出等问题。
下面对后一个问题进行讨论。
二、竞争现象与险象的产生（一）竞争的概念与类型逻辑电路中各条路径上延迟时间的长短，不仅与信号经过的门的级数和具体逻辑门的时延大小有关，还与导线的长短有关，因此，输入信号经过不同路径到达输出端的时间有先有后，这种现象称为竞争现象。
1.竞争：由于延迟时间的影响，使得输入信号经过不同路径到达输出端的时间有先有后，这一现象称为竞争。
通常，可以更广义地把竞争理解为多个信号到达某一点有时差的现象。
2.竞争的类型：根据竞争结果引起错误输出信号与否，竞争可以分为两种类型：（1）非临界竞争——不产生错误输出的竞争称为非临界竞争；（2）临界竞争——导致错误输出的竞争称为临界竞争。
（二）险象定义、分类1.险象定义：由竞争导致的错误输出信号的现象，叫冒险现象，即险象。
在组合电路中的险象是一种瞬态现象，它表现为在输出端产生不应有的尖脉冲，暂时地破坏正常逻辑关系。
一旦瞬态过程结束，即可恢复正常逻辑关系。
2.险象的分类：（1）在组合电路中的险象可分为静态险象和动态险象。
FPGA竞争与冒险
FPGA竞争与冒险⼀，概念在数字电路设计时，⽆论是组合、时序，还是FPGA电路中，都需要考虑竞争冒险现象（Race and Competition）。
竞争：由于信号在传输和处理过程中经过不同的逻辑门、触发器或逻辑单元时产⽣时差，造成信号的原变量和反变量状态改变的时刻不⼀致，这种现象称为竞争（Race）。
冒险：由于竞争⽽引起电路输出信号中出现了⾮预期信号，产⽣瞬间错误的现象称为冒险（Competition）。
表现为输出端出现了原设计中没有的窄脉冲，常称为⽑刺（Burr）。
关系：有竞争不⼀定产⽣冒险，但有冒险就⼀定有竞争。
分类：竞争分为临界竞争和⾮临界竞争。
冒险分为静态冒险和动态冒险。
临界竞争：产⽣暂时或永久性错误输出。
⾮临界竞争：没有导致冒险发⽣，或虽有冒险发⽣但不会产⽣错误输出，不影响系统的⼯作的竞争。
静态冒险：输⼊信号变化前后，输出的稳态值⼀样，但在输⼊信号变化时，输出信号产⽣了⽑刺。
在组合逻辑电路中，由于产⽣冒险的原因不同⼜分为功能冒险和逻辑冒险。
动态冒险：输⼊信号变化前后，输出的稳态值不同，并在边沿处出现了⽑刺，即输⼊变化输出应变化的情况下，输出在变化的过程中产⽣了短暂的错误输出的现象。
产⽣原因:组合逻辑电路中，产⽣竞争冒险的主要原因是时延。
时序逻辑电路中，产⽣竞争冒险的原因主要有两个⽅⾯：1，组合逻辑电路部分可能发⽣的竞争冒险现象。
2，存储电路⼯作过程中发⽣的竞争冒险。
同步时序电路不存在竞争现象。
异步时序电路中，当输⼊信号和时钟信号同时改变是，⽽且是通过不同路径到达同意触发器时，就有可能导致竞争冒险。
FPGA中：在FPGA中，延时主要是由连线的长短和逻辑单元的数⽬决定的，同时还受器件的制造⼯艺、⼯作电压、温度等因素影响。
信号的电平转换也需要⼀定的过渡时间。
由于FPGA以及其他的 CPLD器件内部的分布电容和电感不能过滤电路中的⽑刺，从⽽使得⽑刺逐级传递，对电路早晨的影响更加突出。
即使是在最简单的逻辑运算中，如果出现多路信号同时跳变的情况，在通过内部⾛线以后，也⼀定会产⽣⽑刺。
竞争与冒险
1. 什么是竞争冒险？信号在通过连线和逻辑单元时，都有一定的延时。
延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。
信号的高低电平转换也需要一定的过渡时间。
由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,成为“竞争”；往往导致出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。
如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在“冒险”。
冒险是由变量的竞争引起的。
冒险又分为逻辑冒险和功能冒险。
简言之：在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争，竞争产生冒险。
2. 竞争冒险产生的原因？（1）根本原因：延迟（2）详细分析：竞争冒险的产生受到四个要素的制约，即：时间延迟、过渡时间、逻辑关系和延迟信号相位。
[1]时间延迟，即信号在传输中受路径、器件等因素影响，输入端信号间出现的时间差异[2]过渡时间，即脉冲信号状态不会发生突变，必须经历一段极短的过渡时间 [3]逻辑关系，即逻辑函数式[4]延迟信号相位，即延迟信号状态间的相位关系，涵盖延迟信号同相位和延迟信号反相位两个方面。
延迟信号状态变化相同的则是延迟信号同相位，反之则是反相位。
时间延迟和过渡时间要素是竞争冒险的产生原因，逻辑关系和延迟信号相位要素是竞争冒险的产生机制。
由原因和机制，构成竞争冒险的产生条件。
当电路满足产生条件时，则一定产生毛刺。
3. 如何判断有竞争冒险？3.1 逻辑冒险的判断方法有两种： 1). 代数法：在逻辑函数表达式中，若某个变量同时以原变量和反变量两种形式出现，例如：逻辑函数在一定条件下可简化为Y=A+A反或Y=A*A反就具备了竞争条件。
去掉其余变量（也就是将其余变量取固定值0或1），留下有竞争能力的变量，如果表达式为F=A+A~(用A~表示A的反变量，以下同)，就会产生0型冒险(F应该为1而实际却为0)；如果表达式为F=AA~,就会产生1型冒险。
消除组合逻辑电路竞争冒险的方法
一、概述组合逻辑电路竞争冒险是数字电路设计中常见的问题之一。
它指的是在时序条件下，由于输入信号的变化导致电路输出出现不确定的转换过程，可能造成电路性能下降甚至失效的情况。
消除组合逻辑电路竞争冒险，对于保证电路的可靠性和稳定性具有重要意义。
本文将探讨消除组合逻辑电路竞争冒险的方法。
二、理解组合逻辑电路竞争冒险1.1 组合逻辑电路组合逻辑电路是由逻辑门组成的电路，其输出仅由输入确定的逻辑方程确定，没有状态存储。
典型的组合逻辑电路包括加法器、比较器、译码器等。
1.2 竞争冒险竞争冒险是指在时序条件下，由于输入信号的变化导致电路输出出现不确定的转换过程。
在组合逻辑电路中，竞争冒险可能导致输出信号的瞬时不稳定，从而影响整个电路的功能和性能。
三、消除组合逻辑电路竞争冒险的方法2.1 时序优化设计通过时序优化设计，可以使电路在特定的时间限制内完成逻辑运算，减少竞争冒险的可能性。
时序优化设计包括信号调整、信号同步和时钟分配等技术手段。
2.2 信号同步技术信号同步技术通过控制信号的传输路径和延迟时间，使得输入信号在逻辑运算之前到达，从而避免竞争冒险。
常见的信号同步技术包括流水线技术、同步触发器技术和反馈路径控制技术。
2.3 逻辑优化设计逻辑优化设计可以通过优化逻辑方程、简化逻辑结构等方式，减少竞争冒险的可能性。
逻辑优化设计常常需要依靠专业的逻辑综合工具进行辅助。
2.4 时钟分配技术时钟分配技术可以根据电路的工作频率和时序要求，合理设计时钟信号的分配和布局，避免时钟冲突和竞争冒险。
时钟分配技术需要考虑时钟的传输延迟、时钟的峰值功耗和时钟的抖动等因素。
2.5 引入冗余逻辑通过引入冗余逻辑，可以在一定程度上提高电路的容错能力，从而减少竞争冒险的可能性。
冗余逻辑可以是备用逻辑单元、冗余逻辑判断器或冗余逻辑运算器等。
2.6 仿真验证通过仿真验证，可以对组合逻辑电路进行全面、深入的测试，发现潜在的竞争冒险问题，并及时进行修正。
数字电路简答题汇总
答：优点 1. 工艺简单，集成度高。 2. 是电压控制元件，静态功耗小。 3.允许电源电压范围 宽。4.扇出系数大，抗噪声容限大。
缺点：工作速度比 TTL 低 。
12. 半导体工艺中，掺杂有哪几种方式？
答：根据掺入的杂质不同，杂质半导体可以分为 N 型和 P 型两大类。 N 型半导体中掺入的杂 质为磷等五价元素， 磷原子在取代原晶体结构中的原子并构成共价键时，多余的第五个价电子 很容易摆脱磷原子核的束缚而成为自由电子， 于是半导体中的自由电子数目大量增加，自由电 子成为多数载流子， 空穴则成为少数载流子。P 型半导体中掺入的杂质为硼或其他三价元素， 硼原子在取代原晶体结构中的原子并构成共价键时， 将因缺少一个价电子而形成一个空穴， 于 是半导体中的空穴数目大量增加，空穴成为多数载流子，而自由电子则成为少数载流子。
2.如何用 D 触发器实现 2 倍分频的逻辑电路？什么是状态
图？
哥 答：D 触发器的输出端加非门接到 D 端，实现二分频。状态图是以图形方式表示输出状态转
换的条件和规律。用圆圈表示各状态，圈内注明状态名和取值。用→表示状态间转移。
3. 什么是"线与" 逻辑，要实现它，在硬件特性上有什么具体
元 要求？
与门和与非门：多余输入端接正电源或与有用输入端并接
或门和或非门：多余输入端接地或与有用输入端并接
CMOS 电路多余输入端与有用输入端的并接仅适用于工作频率很低的场合。
TTL 电路输入端悬空时相当于输入高电平，CMOS 电路多余输入端不允许悬空。
哥 22．什么是 NMOS、PMOS？什么是增强型、耗尽型？什么 元 是 PNP、NPN？他们有什么差别？
答：线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用 OC/OD 门来实现，为了
组合电路中的竞争冒险现象
对
高位对 高位
确定函数输入变量与 数据选择器地址输入
端的对应关系
照
比
较
确定数选器数据输入
端的表达式（0、1、
原变量、反变量）
画连 线图
•13
第四章小结 （3）用其他的中规模组合电路
利用编码器的优先编码功能； 利用比较器的比较输出； 利用全加器的异或运算功能； 利用加法器的求和功能；
应用中规模组件设计电路要注意的问题：
可见，BC=11时，变量A的变化可能使电路产生冒险
。同上，变量C的变化不会使电路产生冒险。
路漫漫其悠远
•5
2、卡诺图识别法
如果代表两个乘积项的圈相切，而相切处又未被其它 包围圈包围，则可能发生冒险现象。
00 01 00 1
10 0
11 10 10
11
如图，图上两卡诺圈相切，当输入变量ABC由011变为111 时，Y从一个包围圈进入另一个包围圈，若把圈外函数值 视为0，则函数值可能按 1- 0 -1 变化，从而出现毛刺。
路漫漫其悠远
•11
第四章小结
–熟练掌握组合逻辑电路的分析方法
（逐级推导法
给）定逻
逻辑表
化简或
列真
逻辑功
辑图
达式
变换
值表 能描述
–熟练掌握组合逻辑电路的设计方法
1、用SSI门电路设计
给定逻 辑功能
逻辑抽象， 得出真值表
列写逻辑 表达式
选择器件类 型和数目
画出逻辑图 2、用MSI组合逻辑器件设计
路漫漫其悠远
然而由于仿真时只能采用标准化的典型参数，有时还要做 一些近似，所以得到的仿真结果与实际电路的工作情况 会有出入。
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组合逻辑与时序逻辑
数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。
组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。
具有一组输出和一组输入的非记忆性逻辑门电路结构。
组合电路不包含存储信号的记忆单元，输出与输入间无反馈通路，信号是单向传输，且存在传输延迟时间。
组合逻辑由与或非门组成的网络，用于完成简单的逻辑功能，如多路器，与或非逻辑运算，加法器乘法器等。
数据在寄存器中保存
由于逻辑门和布线都有延迟，因此没有办法使实际电路的输出与理想的布尔方程计算完全一致，可以说，实际组合逻辑电路的瞬间不确定性是无法避免的。
如果能使组合逻辑电路的输入稳定一段时间，也就是说，所有的输入信号在一段相对较长的时间段里不再发生变化。
虽然在稳定时间片段的刚一开始由于冒险竞争现象会产生于理想情况不一致的毛刺或输出不确定的情况，但只要稳定时间片段大于最长的路径延迟，就可以取得组合逻辑电路的理想输出。
如果能躲开输出不确定片段，在理想值稳定输出的片刻把该输出值存入寄存器组，则寄存器组中保存的就是该组合逻辑电路的理想输出。
如果不是有意的改变寄存器组的值，那么该值可以一直保留下去，知道改变寄存器组中保留的数值。
可以把寄存器组中保留的数值作为下一集电路的输入，根据维持一定长度的时间片段，在做改变，以保证下一集组合电路有稳定的输入。
数据流动的控制
加减乘除比较等运算都可以用组合逻辑来实现，但运算的输入必须有一段稳定的时间才可能得到稳定的输出，而输出要被下一阶段的运算作为输入，也必须要有一段时间的稳定，因而输出结果必须保存在寄存器中。
在计算电路中有很多寄存器组，他们是用来暂存运算的中间数据。
对寄存器组之间数据路东进行精确的控制，在算法的实现过程中有着极其重要的作用。
这种控制由同步状态机实现的。
重要概念:生成与时钟精确配合的开关时序是计算逻辑的核心。
由于门级电路和布线的延迟，输出必须经过一段时间才能稳定。
所以需要设计出一个状态机，在这个状态机的控制下生成一系列的开关信号，严格按照时钟的节拍来开启或者关闭数据通道，就能用硬件来构成复杂的计算逻辑。
时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。
因而时序逻辑电路必然包含存储记忆单元电路。
时序逻辑由多个触发器和多个组合逻辑块组成的网络。
时序逻辑则可以用来产生于运算过程有关的(按时间节拍)多个控制信号序列，包括存储运算的结果和取出存储器中的数据。
在可综合的硬件描述语言设计的复杂运算逻辑系统中，往往采用同步状态机来产生于时钟节拍密切相关(同步)的多个控制信号，用它来控制多路器或数据通道的开启与关闭，来使有限的组合逻辑运算器资源得到充分的运行，并寄存有意义的运算结果，或把他们传送到指定的地方。
同步时序逻辑是指表示状态的寄存器组的值只可能在唯一确定的触发条件发生改变。
异步时序逻辑是指触发条件由多个控制因素组成，任何一个因素的跳变都可以引起触发。
记录状态的寄存器不是连接在同一个时钟信号上。
避免使用异步时序:
1)许多综合器不支持异步时序逻辑的综合
2)已不是虚很难控制由组合电路产生的竞争和冒险
3)电路复杂时，异步时序无法调试
4)工艺差别会导致异步时序电路失效
5)异步时序逻辑中触发条件很随意，所以记录状态的寄存器组的输出任何时候都有可能变化。
所以，同步时序逻辑比异步时序逻辑具有更可靠更简单的逻辑关系。
同步有限状态机是同步时序逻辑的基础。
所谓同步有限状态机就是电路状态的变化只能在同一时钟跳变沿时刻发生的逻辑电路，而状态是否发生变化还要看输入条件，若输入条件满足，当时钟跳变沿到来时刻，进入下一状态，否则即使时钟不断跳变，电路系统仍旧停留在原来的状态。
同步逻辑电路中，触发信号是时钟的正跳沿(负跳沿)，触发器的输入与输出时由两个时钟来完成的。
第一个时钟跳沿为输入做准备，在第一个时钟跳沿起到第二个时钟跳沿到来，有足够的时间使输入稳定。
第二个时钟跳沿到来时，由前一个时钟沿创造的条件已经稳定，所以能够使下一个状态正确的输出。
前提:确定下一个状态所使用的组合电路的延迟与时钟到各触发器的差值必须小于一个时钟周期的宽度。
措施:
1)全局时钟网络布线时尽量使个分支的时钟一致
2)采用平衡树结构，在每一级加入缓冲器，使到达每个触发器是终端的时钟同步
后仿真时，如果逻辑与预设的不一样，可降低时钟频率，或修改状态机，再增加一个时钟周期产生数据使能信号，这就有可能消除由于时钟过快引起的触发器输入端由延迟和冒险竞争造成的不稳定，从而使逻辑正确。
组合逻辑电路always@(敏感信号)或者always @ (*)，组合逻辑相当于与或非门组成的电路，其输出至于当前状态有关，与其他输入状态的函数无关，不涉及信号调变处理（组合逻辑竞争冒险:只要输入信号同时变化，组合逻辑就必然产生毛刺）。
时序逻辑：always @（跳变时钟）是时序电路，其输出不仅仅与当前状态有关，只有在时钟跳变的时候才会变化，其最简单的模型相当于DFF，D触发器。