第5章 逻辑电路实现技术
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第5章数字逻辑电路.ppt
（2）逻辑关系式表示：F=A·B·C
（3）真值表表示：如图表5-1所示
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5.4 基本逻辑门电路
2.“或”逻辑关系 当决定事件的各个条件中只要有一个或一个以上具备时事件就
会发生 图5-10所示，F和A、B、C之间就存在“或”逻辑关系 “或”逻辑也有如上三种表示方法： （1）图5-11所示为“或”逻辑图形符号 （2）逻辑表达式：F=A+B+C （3）真值表：见表5-2
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5.2 数制
5.2.2 二进制数
二进制数只有0和1两个符号。只要能区分两种状态的元件即 可实现。
计数的基数为2，各位数的权是2的幂，计数规律是“逢二进 一”
N位二进制整数的表达示为：
例5.1 一个二进制数10101000， 试求对应的十进制数
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5.2 数制
图5-23是利用三态与非门组成的双向传输通路，改变控制端C 的电平，就可控制信号的传输方向。
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5.4 基本逻辑门电路
3. CMOS门电路 CMOS门电路是由PMOS管和NMOS管构成的一种互补对称场效
应管集成门电路。 下面是几种常用的CMOS门电路的结构和工作原理的简要说明 （1）CMOS与非门：如图5-24所示 当A、B全为1时，T1和T2同时导通，T3和T4同时截止，F=0 当输入端由一个或全为0时，串联的T1和T2必有一个或两个全部截
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5.4 基本逻辑门电路
（5）TTL三态输出与非门电路。简称三态门，图5-20是其逻辑 图形符号。A、B是输入端，C是控制端，F为输出端。输出端除 了可以实现高低电平外，还可以出现高阻状态。
数字电子技术基础第五章
4. 画状态转换图和时序图 圆圈内表示 Q2 Q1 Q0 的状态；箭头 表示电路状态转换的方向；箭头上方的 Q2 Q1 Q0 “ x / y ”中，x 表示转换所需的输入变 量取值， y/ 0 表示现态下的输出值。本例 /0 /0 /0 /0 000 001 中没有输入变量，故 010 011 101 x100 处空白。 /1 x/y 现
电路工作前加负脉冲清零；工作时应置 RD = 1。 FF0 1J C1 1K R
FF1 1J C1 1K R
1
Q0
Q1
CP RD
FF2 1J Q2 C1 1K R Q2
Y
EXIT
时序逻辑电路
1. 写方程式 (1) 输出方程 Y = Q2n Q0n (2) 驱动方程 J0 = K0 = 1 J1 = K1 = Q2n Q0n J2 = Q1n Q0n ， K2 = Q0n (3) 状态方程 代入 Q J0 n= K0 = 1 n Q 2 n FF 0 FF FF n +1 n 2 0 1 n n nQ n Q0 =J J Q + K Q n n K = 1 Q + 1 Q 0 0 0 0 Q0 Q0 0 & 1J Q 0 0 1 & 1J 0 =Q 2 2 n 1 1J 代入 J1 = K1 = Q2 Q0n C1 n + K Q nC1 n Q n C1 n Q1n+1 = J Q = Q 1 1 1 1 2 0 Q1 1K 1K & 1K n+ Q n Q n n +K n = Q nQ nQ R R R Q2n+1 = Q K Q JJ 1 0 2 0Q 2 2 2 2 2 2 2 CP 2 RD 代入 J2 = Q1n Q0n ，K2 = Q0n Q0n Y
王海光数字电子技术基础 第5章 时序逻辑电路
与触发器的对应关系，还应给出排序示范
图 （ 如 图 5.1.2 示 范 图 圆 圈 中 标 注 的 Q3Q2Q1 ），对含多个输入输出端的时序
电路，也应在示范图中标出（如图5.1.2中
指向线上标注的/Y）。
5.1.1 时序逻辑电路的人工分析
（5）电路功能判断说明。
对电路功能的判断应结合输入输出信号的具体物理含义来
5.1.1 时序逻辑电路的人工分析
*二、异步时序逻辑电路的分析
与同步时序电路不同的是，异步时序电路中的所有触发 器并非由同一时钟源触发，所以在根据电路的现态计算电路 的次态时，应特别注意各个触发器的时钟条件是否具备。只 有时钟条件具备的触发器才会按状态方程描述的逻辑关系转
换成次态，否则将维持现态不变。为此在分析异步时序电路
组合逻辑电路
Y1 Yj
Z Zk 存储电路
图5.0.1 时序逻辑电路结构示意框图
这四种信号之间的逻辑关系可用以下三个向量函数表示： 输出方程：Y（tn）=F1[X（tn），Q（tn）]
驱动方程：Z（tn）=F2[X（tn），Q（tn）]
状态方程： Q（tn+1）=F3[Z（tn），Q（tn）] 式中tn、tn+1是对电路进行考察的两个相邻的离散时间。
5.1.1 时序逻辑电路的人工分析
一、同步时序逻辑电路的分析 导出同步时序电路的状态转换表、状态转换图和时序波 形图，判断时序电路逻辑功能的通常步骤：
1．根据给定的时序电路列出电路的输出方程和驱动方程组。 2．将各个驱动方程代入对应触发器的特性方程得到整个时序 电路的状态方程组。 3．根据电路的状态方程组计算列出电路的状态转换表。 4．根据电路的状态转换表画出状态转换图或时序波形图。 5．根据状态转换图或时序波形图说明电路的逻辑功能，判断 电路能否自启动。
第5章 门电路与组合逻辑电路
二极管或门
（2-18）
5.3.2 二极管或门电路
共有22个逻辑状态
A B D1 D2 Y
Y AB
A B
≥1
Y
-12V
二极管或门
“或”门图形符号
（2-19）
5.3.3 三极管非门电路
共有2个逻辑状态
+12V +3V 嵌位二极管 D
YA
R1
A
R2
Y
A 1 0
Y 0 1
晶体管非门
（2-20）
5.3.3 三极管非门电路
+UCC S 围，而不是某个 特定的电压值。
R
+
0
+
0
_
ui
_
uo 低电 平 “ 0 ”
当 ui = 0 时，二极管导通，开关S闭合，uo=0，输出“0”；
（2-6）
5.2.2 半导体三极管的开关特性
+UCC IC RC 4 IC(mA ) 100A 80A 60A Q 3 6 9
IB
RB EB
＋
T UCE
UC C 3 RC
2
1
－
40A
20A IB=0 12 UCE(V)
1、放大状态 发射结正偏，集电结反偏。
UCC
I C βI B
（2-7）
5.2.2 半导体三极管的开关特性
+UCC IC RC 4 IC(mA ) 100A 80A 60A Q 3 6 9
IB
RB EB
＋
T UCE
（2-10）
5.2.2 半导体三极管的开关特性
+UCC IC RC 4 IC(mA ) 100A 80A 60A Q 3 6
《简单的逻辑电路》物理教案
《简单的逻辑电路》物理教案第一章：逻辑电路基础1.1 教学目标：了解逻辑电路的定义和作用。
掌握逻辑电路的基本组成和符号表示。
1.2 教学内容：逻辑电路的定义和作用。
逻辑电路的基本组成：输入、输出、逻辑门。
逻辑电路的符号表示：与门、或门、非门。
1.3 教学方法：采用讲解和示例相结合的方式，让学生理解逻辑电路的基本概念。
通过绘制逻辑电路图，加深学生对逻辑电路符号表示的理解。
1.4 教学评估：课堂练习：让学生绘制简单的逻辑电路图。
课后作业：要求学生分析并解释给定的逻辑电路的功能。
第二章：与门和或门2.1 教学目标：掌握与门和或门的功能和工作原理。
能够分析简单的与门和或门电路。
2.2 教学内容：与门的功能和工作原理。
或门的功能和工作原理。
简单电路的分析：与门和或门的组合。
2.3 教学方法：通过实验和示例，让学生观察和理解与门和或门的功能。
引导学生通过逻辑推理，分析简单电路的功能。
2.4 教学评估：课堂实验：观察并解释与门和或门的实验结果。
课后作业：分析并绘制给定的简单电路图。
第三章：非门3.1 教学目标：掌握非门的功能和工作原理。
能够分析非门电路。
3.2 教学内容：非门的功能和工作原理。
非门电路的分析。
3.3 教学方法：通过实验和示例，让学生观察和理解非门的功能。
引导学生通过逻辑推理，分析非门电路的功能。
3.4 教学评估：课堂实验：观察并解释非门的实验结果。
课后作业：分析并绘制给定的非门电路图。
第四章：逻辑电路的应用4.1 教学目标：了解逻辑电路的实际应用。
能够设计简单的逻辑电路。
4.2 教学内容：逻辑电路的实际应用：数字电路、计算机等。
设计简单的逻辑电路：编码器、译码器等。
4.3 教学方法：通过实例和项目，让学生了解逻辑电路在实际应用中的作用。
引导学生通过小组合作，设计简单的逻辑电路。
4.4 教学评估：小组项目：设计并实现一个简单的逻辑电路。
课后作业：分析并解释给定的逻辑电路应用实例。
第五章：逻辑电路的测试与维护5.1 教学目标：了解逻辑电路的测试方法。
《数字电子技术与接口技术试验教程》课件第5章
8
第5章 基于HDL的时序逻辑电路实验
图5-2 边沿D触发器的仿真结果
9
第5章 基于HDL的时序逻辑电路实验 (2) 边沿D触发器的VHDL源代码如下：
--Behavioral D Flip-Flop with Clock Enable and Asynchronous Reset
entity Dflipflop is Port (D,clk,rst,ce : in STD_LOGIC; Q : out STD_LOGIC);
architecture Behavioral of DFF is begin
process(clk, rst,D) begin
if (CLK'event and CLK='1') then if rst ='1' then Q <= '0'; else Q<=D; end if;
end if; end process; end Behavioral;
end if; end process; end Behavioral;
13
第5章 基于HDL的时序逻辑电路实验
(3) 带有置位和清零端的边沿D触发器的约束文件规定
如下：
#Basys2约束文件： NET "clk" LOC ="B8"; //时钟
#Basys2约束文件： NET "clk" LOC ="B8"; //时钟
end Dflipflop;
architecture Behavioral of Dflipflop is begin
process(clk, rst,D,ce)
第5章 基于HDL的时序逻辑电路实验
图5-2 边沿D触发器的仿真结果
9
第5章 基于HDL的时序逻辑电路实验 (2) 边沿D触发器的VHDL源代码如下：
--Behavioral D Flip-Flop with Clock Enable and Asynchronous Reset
entity Dflipflop is Port (D,clk,rst,ce : in STD_LOGIC; Q : out STD_LOGIC);
architecture Behavioral of DFF is begin
process(clk, rst,D) begin
if (CLK'event and CLK='1') then if rst ='1' then Q <= '0'; else Q<=D; end if;
end if; end process; end Behavioral;
end if; end process; end Behavioral;
13
第5章 基于HDL的时序逻辑电路实验
(3) 带有置位和清零端的边沿D触发器的约束文件规定
如下：
#Basys2约束文件： NET "clk" LOC ="B8"; //时钟
#Basys2约束文件： NET "clk" LOC ="B8"; //时钟
end Dflipflop;
architecture Behavioral of Dflipflop is begin
process(clk, rst,D,ce)
数字电子技术时序逻辑电路
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数字电子技术时序逻辑电路
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图5-3 4位寄存器74LS175的逻辑图
数字电子技术时序逻辑电路
2. 移位寄存器 移位寄存器不仅具有存储的功能，而且还有移位功能，可以 用于实现串、并行数据转换。如图5-4所示为4位移位寄存器 的逻辑图。
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数字电子技术时序逻辑电路
5.1.2 异步时序逻辑电路的分析方法
异步时序电路的分析步骤：
① 写时钟方程； ② 写驱动方程； ③ 写状态方程； ④ 写输出方程。
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数字电子技术时序逻辑电路
[例5-2]试分析图示时序逻辑电路的逻辑功能，列出状态转换 表，并画出状态转换图。
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数字电子技术时序逻辑电路
解：图5-7所示电路为1个异步摩尔型时序逻辑电路。 写时钟方程：
数字电子技术时序逻辑电路
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图5-5 同步二进制加法计数器的数时字电序子图技术时序逻辑电路
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图5-8 同步4位二进制加法计数器74LS16数1字的电逻子技辑术图时序逻辑电路
表5-1 同步4位二进制加法计数器74LS161的功能表
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数字电子技术时序逻辑电路
写驱动方程：
写状态方程：
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数字电子技术时序逻辑电路
列状态转换表：
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数字电子技术时序逻辑电路
画状态转换图：
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数字电子技术时序逻辑电路
5.2 若干常用的时序逻辑电路 5.2.1寄存器
1. 基本寄存器
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图5-2 双2位寄存器74LS75的逻辑图
数字电子技术基础(杨照辉)章 (5)
第 5 章 时序逻辑电路
3.状态转换图 状态转换图简称状态图,其主要特点是直观地描述了时序 逻辑电路的状态转换过程。 时序逻辑电路的状态图与触发器 的状态图类似,其区别在于前者状态数更多一些且标 明了输出 Z 的值。在状态图中以圆圈表示电路的各个状态,以箭头表示 状态转换方向,标在 箭头连线一侧的数字表示状态转换前输入 信号值 X 和输出值Z,以 X/Z 形式标识。
第 5 章 时序逻辑电路
5.2 时序逻辑电路的分析方法
时序逻辑电路的分析,就是对于一个给定的时序逻辑电路, 找出在输入信号及时钟信号 作用下,电路状态和输出的变化规 律,而这种变化规律通常表现在状态表、状态图或时序图 中。
第 5 章 时序逻辑电路
时序逻辑电路分析的一般步骤如下: (1)根据给定的时序逻辑电路,写出各个触发器的时钟方 程、驱动方程及电路输出方程 的逻辑表达式。 (2)求状态方程。把驱动方程代入相应触发器的特性方程, 即可求出电路的状态方程, 也就是各个触发器的状态方程。 (3)根据状态方程和输出函数表达式进行计算,列出状态表, 画出状态图或波形图。 (4)说明时序逻辑电路的逻辑功能。
第 5 章 时序逻辑电路
2.状态转换表 状态转换表是以表格的形式来描述时序逻辑电路的输入变 量、输出函数、电路的现态与 次态之间的逻辑关系。将输入 变量 X 及电路初态Qn 的所有取值代入状态方程和输出方程, 即可求出对应的电路次态Qn+1和输出Z 的数值,采用矩阵形式将 全部计算结果列成表格, 就得到状态转换表,简称状态表。它 虽然不如状态转换图表述逻辑功能直观,但可以进行状 态化简。
第 5 章 时序逻辑电路
第 5 章 时序逻辑电路
5.3.2 移位寄存器 在数字系统中,有时需要将寄存器的数据在 CP脉冲的控制
数字电路与逻辑设计第5章时序逻辑电路
第5章 时序逻辑电路
图5-1时序逻辑电路的组成框图
根据图5-1，可以列出以下3个逻辑 方程组：
（5-1） （5-2） （5-3）
其中，式（5-1）称为输出方程，式 （5-2）称为驱动方程（或激励方程）， 式（5-3）称为状态方程。
qn1,qn2,…,qnj表示存储电路每个触发 器的初态，qn+11，qn+12,…，qn+1j表示存 储电路每个触发器的次态。
表5-2 74LS175的状态转换表
图5-7 74LS175的引脚排列图
5.3.2移位寄存器
在数字电路系统中，由于运算的需 要，常常要求输入寄存器的数码能逐位 移动，这种具有移位功能的寄存器，称 为移位寄存器。
移位寄存器的逻辑功能和电路结构 形式较多。
根据移位方向可分为单向移位寄存 器和双向移位寄存器两种；根据接收数 据的方式可分为串行输入和并行输入两 种；根据输出方式可分为串行输出和并 行输出。
所谓串行输入，是指将数码从一个 输入端逐位输入到寄存器中，而串行输 出是指数码在末位输出端逐位出现。
1.单向移位寄存器
单向移位寄存器，是指数码仅能作 单一方向移动的寄存器。可分为左移寄 存器和右移寄存器。如图5-8所示是由D 触发器组成的4位串行输入、串并行输出 的左移寄存器。
图5-8 4位左移寄存器
分析同步时逻辑电路的一般步骤如 下。
（1）写出存储电路中每个触发器的驱 动方程； （2）将驱动方程分别代入各触发器的 特性方程，得出每个触发器的状态方 程； （3）根据逻辑电路写出输出方程。
5.2.2时序逻辑电路的一般分析方法
实际上，从驱动方程、状态方程和 输出方程这3个方程中，还不能对时序逻 辑电路的逻辑功能有一个完全的了解， 还需要通过另外一些更直观的方法来分 析和描述时序逻辑电路的逻辑功能。这 里主要介绍3种比较重要而且常用的方法 ，分别是状态转移表、状态转移图、时 序图。
图5-1时序逻辑电路的组成框图
根据图5-1，可以列出以下3个逻辑 方程组：
（5-1） （5-2） （5-3）
其中，式（5-1）称为输出方程，式 （5-2）称为驱动方程（或激励方程）， 式（5-3）称为状态方程。
qn1,qn2,…,qnj表示存储电路每个触发 器的初态，qn+11，qn+12,…，qn+1j表示存 储电路每个触发器的次态。
表5-2 74LS175的状态转换表
图5-7 74LS175的引脚排列图
5.3.2移位寄存器
在数字电路系统中，由于运算的需 要，常常要求输入寄存器的数码能逐位 移动，这种具有移位功能的寄存器，称 为移位寄存器。
移位寄存器的逻辑功能和电路结构 形式较多。
根据移位方向可分为单向移位寄存 器和双向移位寄存器两种；根据接收数 据的方式可分为串行输入和并行输入两 种；根据输出方式可分为串行输出和并 行输出。
所谓串行输入，是指将数码从一个 输入端逐位输入到寄存器中，而串行输 出是指数码在末位输出端逐位出现。
1.单向移位寄存器
单向移位寄存器，是指数码仅能作 单一方向移动的寄存器。可分为左移寄 存器和右移寄存器。如图5-8所示是由D 触发器组成的4位串行输入、串并行输出 的左移寄存器。
图5-8 4位左移寄存器
分析同步时逻辑电路的一般步骤如 下。
（1）写出存储电路中每个触发器的驱 动方程； （2）将驱动方程分别代入各触发器的 特性方程，得出每个触发器的状态方 程； （3）根据逻辑电路写出输出方程。
5.2.2时序逻辑电路的一般分析方法
实际上，从驱动方程、状态方程和 输出方程这3个方程中，还不能对时序逻 辑电路的逻辑功能有一个完全的了解， 还需要通过另外一些更直观的方法来分 析和描述时序逻辑电路的逻辑功能。这 里主要介绍3种比较重要而且常用的方法 ，分别是状态转移表、状态转移图、时 序图。
数字电子技术 第5章 时序逻辑电路的分析
40
5.8异步计数器
1.异步计数器的概念：异步计数器中的 触发器不会同时改变状态，因为它们没 有共同的时钟脉冲
41
2. 三位异步二进制计数器
42
波形图
Q0:2分频 Q1:4分频 Q2:8分频
Q0 Q1’ Q2
43
3.四位异步十进制计数器
1 CP 2 3 4 5 6 7 8 9 10
起译码 作用
电路分析： Di输入的数据，在cp 上升沿作用下,逐位 向左移动，经过4个 脉冲，将把输入的第 1个数传送到输出D0。
电压波形
34
5.5.MSI移位寄存器
M=0 M=1
串行输出
74LS95右移 移位寄存器
并 行 输 出
(1)电路形式：电路接成串行移位右移，并行输入，并行输出。 (2)工作原理：当方式控制M=1时，允许数据以并行方式输入，在cp2作用下，并 行存入J-K FF，并以并行方式输出Data.Q0~Q3。当M=0时，并行输入被禁止， 允许串行输入到J-K FF，在cp1作用下逐位右移。
1
1
1
1
4位异步二进制计数器(74LS93)
电路特点： 74LS93是一个MSI.模2×8进制计数器。从电路形式上看，第1 个FF为2进制，第2~4个FF是8进制计数器。采用两个时钟脉冲 CPA，CPB，有2个复位输入端，为方便灵活使用。
46
74LS93应用
用74LS93构成模16计数器。 将QA(第一级FF输出)作为CPB 使用，成为模16计数器。
(4)将驱动方程分别代入J-K FF的特性方程：
001 000 (2)时序电路的输出为Q3Q2Q1
(3)各FF的驱动方程： J1=Q3 K1=1 J2=1 K2=1 J3=Q2Q1 K3=1
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第5章 逻辑电路实现技术
学习要求： 学习要求：
了解常见的几种输入输出结构和PLD的基本原理 的基本原理 了解常见的几种输入输出结构和 掌握用多个较小规模芯片构成一个较大规模电路 的常用技术 掌握总线共享的方法
2011-3-30
1
各种输入、 5.1 各种输入、输出结构
传输门
高电平经PMOS管导通，低电 平经NMOS管导通。
直接连接：速度快，成本高，线路复杂，适用于小系统、近距离传送 模块1 模块
模块2 模块
模块3 模块
总线连接：速度慢，成本低，线路简单，适用于大系统、远距离传送
总线
模块1 模块
2011-3-30
模块2 模块
模块3 模块
9
逻辑电路互联（ 5.2 逻辑电路互联（续）
使用三态门
2011-3-30
10
逻辑电路互联（ 5.2 逻辑电路互联（续）
驱动二极管 驱动小型继 电器
2011-3-30
7
5.2 逻辑电路互联
并行与串行数据传送方式
并行：速度快，成本高，适合于短距离传送 n
模块1 模块
模块2 模块
串行：速度慢，成本低高，适合于远距离传送
… …
模块1 模块
2011-3-30
模块2 模块
8
逻辑电路互联（ 5.2 逻辑电路互联（续）
总线及其共享
GAL—可以通过编程实现组合和时序电路。 下图编程为纯组合模式
输出极 性选择
2011-3-30
19
2011-3-30
3
2011-3-30
4
各种输入、输出结构（ 5.1 各种输入、输出结构（续）
第三态（高阻态）
输出好像没有与电路连上，只有很小的漏电流流进或流出输出端； 有一个“输出使能”端，用来控制输出是否处于高阻态； 多个三态输出连在一起形成三态总线，任何时候最多只有一个输出 端被使能。
2011-3-30 5
使用漏极开路门
利用“线与”进行总线“侦听”
2011-3-30
11
逻辑电路互联（ 5.2 逻辑电路互联（续）
使能信号
允许或禁止某一电路进入工作状态 阻断输入--使电路输出无效 阻断输出--使电路输出为高阻
2011-3-30
12
逻辑电路互联（ 5.2 逻辑电路互联（续）
级联信号
当重复使用多个相同或类似的较小规模的芯片 构成一个规模较大的电路时，需要设置用于级联 的输入和输出信号
2011-3-30
14
5.3 可编程逻辑器件 PLD （续）
2011-3-30
15
5.3 可编程逻辑器件 PLD （续）
O1＝I1·I2＋I1'·I2'·I3'·I4' ，O2＝I1·I3'＋I1'·I3·I4＋I2， O3＝I1·I2＋I1·I3'＋I1'·I2'·I4'
2011-3-30
16
各种输入、输出结构（ 5.1 各种输入、输出结构（续）
漏极开路输出
外部上拉电阻的值越小，电阻上拉能力越强，但阻值也不能任意小； 通常输出从低到高的转换时间与有源上拉的标准门相比要长得多； 可用于驱动发光二极管、继电器等，驱动总线、实现线连逻辑。
2011-3-30 6
各种输入、输出结构（ 5.1 各种输入、输出结构（续）
ai bi ci-1 Full_adder ci si
2011-3-30
13
5.3 可编程逻辑器件 PLD
PLA：一种组合的、两级“与-或”器件，对其编程（一次性，其与门 阵列和或门阵列均可编程）可以实现任何“积之和”逻辑表达式，受限条 件： 输入的数目（n） 输出的数目（m） 乘积项的数目（p）
5.3 可编程逻辑器件 PLD （续）
产生常数
2011-3-30
17
5.3 可编程逻辑器件 PLD （续）
PAL：也是一种组合的两级“与-或”器件，但或门阵列不可编程。
可用来扩展乘积项 三态控制
双向引脚
乘积项较多时可用分解方式来实现
2011-3-30
7个与门， 个与门， 可编程
18
5.3 可编程逻辑器件 PLD （续）
二选一多路开关
当S为低态时，X“输入” 和Z“输出”相连；S为高态 时，Y与Z相连。
20 5.1 各种输入、输出结构（续）
施密特触发器输入结构
采用内部反馈的特殊电路，依输入是从低到高变化还是从高到低变 化来移动开关门限； 高低两个门限电压之差称为滞后，典型值为0.8V。
学习要求： 学习要求：
了解常见的几种输入输出结构和PLD的基本原理 的基本原理 了解常见的几种输入输出结构和 掌握用多个较小规模芯片构成一个较大规模电路 的常用技术 掌握总线共享的方法
2011-3-30
1
各种输入、 5.1 各种输入、输出结构
传输门
高电平经PMOS管导通，低电 平经NMOS管导通。
直接连接：速度快，成本高，线路复杂，适用于小系统、近距离传送 模块1 模块
模块2 模块
模块3 模块
总线连接：速度慢，成本低，线路简单，适用于大系统、远距离传送
总线
模块1 模块
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模块2 模块
模块3 模块
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逻辑电路互联（ 5.2 逻辑电路互联（续）
使用三态门
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逻辑电路互联（ 5.2 逻辑电路互联（续）
驱动二极管 驱动小型继 电器
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5.2 逻辑电路互联
并行与串行数据传送方式
并行：速度快，成本高，适合于短距离传送 n
模块1 模块
模块2 模块
串行：速度慢，成本低高，适合于远距离传送
… …
模块1 模块
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模块2 模块
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逻辑电路互联（ 5.2 逻辑电路互联（续）
总线及其共享
GAL—可以通过编程实现组合和时序电路。 下图编程为纯组合模式
输出极 性选择
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3
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各种输入、输出结构（ 5.1 各种输入、输出结构（续）
第三态（高阻态）
输出好像没有与电路连上，只有很小的漏电流流进或流出输出端； 有一个“输出使能”端，用来控制输出是否处于高阻态； 多个三态输出连在一起形成三态总线，任何时候最多只有一个输出 端被使能。
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使用漏极开路门
利用“线与”进行总线“侦听”
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逻辑电路互联（ 5.2 逻辑电路互联（续）
使能信号
允许或禁止某一电路进入工作状态 阻断输入--使电路输出无效 阻断输出--使电路输出为高阻
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逻辑电路互联（ 5.2 逻辑电路互联（续）
级联信号
当重复使用多个相同或类似的较小规模的芯片 构成一个规模较大的电路时，需要设置用于级联 的输入和输出信号
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5.3 可编程逻辑器件 PLD （续）
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5.3 可编程逻辑器件 PLD （续）
O1＝I1·I2＋I1'·I2'·I3'·I4' ，O2＝I1·I3'＋I1'·I3·I4＋I2， O3＝I1·I2＋I1·I3'＋I1'·I2'·I4'
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各种输入、输出结构（ 5.1 各种输入、输出结构（续）
漏极开路输出
外部上拉电阻的值越小，电阻上拉能力越强，但阻值也不能任意小； 通常输出从低到高的转换时间与有源上拉的标准门相比要长得多； 可用于驱动发光二极管、继电器等，驱动总线、实现线连逻辑。
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各种输入、输出结构（ 5.1 各种输入、输出结构（续）
ai bi ci-1 Full_adder ci si
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5.3 可编程逻辑器件 PLD
PLA：一种组合的、两级“与-或”器件，对其编程（一次性，其与门 阵列和或门阵列均可编程）可以实现任何“积之和”逻辑表达式，受限条 件： 输入的数目（n） 输出的数目（m） 乘积项的数目（p）
5.3 可编程逻辑器件 PLD （续）
产生常数
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5.3 可编程逻辑器件 PLD （续）
PAL：也是一种组合的两级“与-或”器件，但或门阵列不可编程。
可用来扩展乘积项 三态控制
双向引脚
乘积项较多时可用分解方式来实现
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7个与门， 个与门， 可编程
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5.3 可编程逻辑器件 PLD （续）
二选一多路开关
当S为低态时，X“输入” 和Z“输出”相连；S为高态 时，Y与Z相连。
20 5.1 各种输入、输出结构（续）
施密特触发器输入结构
采用内部反馈的特殊电路，依输入是从低到高变化还是从高到低变 化来移动开关门限； 高低两个门限电压之差称为滞后，典型值为0.8V。