第5章组合逻辑电路
第5章数字逻辑电路.ppt
（2）逻辑关系式表示：F=A·B·C
（3）真值表表示：如图表5-1所示
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5.4 基本逻辑门电路
2.“或”逻辑关系 当决定事件的各个条件中只要有一个或一个以上具备时事件就
会发生 图5-10所示，F和A、B、C之间就存在“或”逻辑关系 “或”逻辑也有如上三种表示方法： （1）图5-11所示为“或”逻辑图形符号 （2）逻辑表达式：F=A+B+C （3）真值表：见表5-2
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5.2 数制
5.2.2 二进制数
二进制数只有0和1两个符号。只要能区分两种状态的元件即 可实现。
计数的基数为2，各位数的权是2的幂，计数规律是“逢二进 一”
N位二进制整数的表达示为：
例5.1 一个二进制数10101000， 试求对应的十进制数
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5.2 数制
图5-23是利用三态与非门组成的双向传输通路，改变控制端C 的电平，就可控制信号的传输方向。
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5.4 基本逻辑门电路
3. CMOS门电路 CMOS门电路是由PMOS管和NMOS管构成的一种互补对称场效
应管集成门电路。 下面是几种常用的CMOS门电路的结构和工作原理的简要说明 （1）CMOS与非门：如图5-24所示 当A、B全为1时，T1和T2同时导通，T3和T4同时截止，F=0 当输入端由一个或全为0时，串联的T1和T2必有一个或两个全部截
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5.4 基本逻辑门电路
（5）TTL三态输出与非门电路。简称三态门，图5-20是其逻辑 图形符号。A、B是输入端，C是控制端，F为输出端。输出端除 了可以实现高低电平外，还可以出现高阻状态。
第5章课后习题参考答案
第五章组合逻辑电路1．写出如图所示电路的输出信号逻辑表达式，并说明其功能。
（a）（b）解：（a）Y1ABC（判奇功能：1的个数为奇数时输出为1）Y2AB(AB)CABACBC（多数通过功能：输出与输入多数一致）（b）Y1(AB)A(AB)BABAB（同或功能：相同为1，否则为0）2．分析如图所示电路的逻辑功能（a）（b）（c）解：（a）Y1ABAB（判奇电路：1的个数为奇数时输出为1）0011（b）Y2(((AA)A)A)（判奇电路：1的个数为奇数时输出为1）0123YAM00（c）Y1 A M1（M=0时，源码输出；M=1时，反码输出）YAM233．用与非门设计实现下列功能的组合逻辑电路。
（1）实现4变量一致电路。
（2）四变量的多数表决电路解：（1）1）定变量列真值表：ABCDYABCDY0000110000000101001000100101000011010110010*******010*******011001110001110111112）列函数表达式：YABCDABC D ABCDABCD3）用与非门组电路（2）输入变量A、B、C、D，有3个或3个以上为1时输出为1，输人为其他状态时输出为0。
1）列真值表2）些表达式3）用与非门组电路4．有一水箱由大、小两台水泵ML和Ms供水，如图所示。
水箱中设置了3个水位检测元件A、B、C，如图（a）所示。
水面低于检测元件时，检测元件给出高电平；水面高于检测元件时，检测元件给出低电平。
现要求当水位超过C点时水泵停止工作；水位低于C点而高于B点时Ms单独工作；水位低于B点而高于A点时ML单独工作；水位低于A点时ML和Ms同时工作。
试用门电路设计一个控制两台水泵的逻辑电路，要求电路尽量简单。
解：（1）根据要求列真值表（b）（b）（a）（2）真值表中×对应的输入项为约束项，利用卡诺图化简（c）（d）（c）（d）（e）得：MABCsMBL（ML、M S的1状态表示工作，0状态表示停止）（3）画逻辑图（e）5．某医院有—、二、三、四号病室4间，每室设有呼叫按钮，同时在护士值班室内对应地装有一号、二号、三号、四号4个指示灯。
第5章 门电路与组合逻辑电路
二极管或门
（2-18）
5.3.2 二极管或门电路
共有22个逻辑状态
A B D1 D2 Y
Y AB
A B
≥1
Y
-12V
二极管或门
“或”门图形符号
（2-19）
5.3.3 三极管非门电路
共有2个逻辑状态
+12V +3V 嵌位二极管 D
YA
R1
A
R2
Y
A 1 0
Y 0 1
晶体管非门
（2-20）
5.3.3 三极管非门电路
+UCC S 围，而不是某个 特定的电压值。
R
+
0
+
0
_
ui
_
uo 低电 平 “ 0 ”
当 ui = 0 时，二极管导通，开关S闭合，uo=0，输出“0”；
（2-6）
5.2.2 半导体三极管的开关特性
+UCC IC RC 4 IC(mA ) 100A 80A 60A Q 3 6 9
IB
RB EB
＋
T UCE
UC C 3 RC
2
1
－
40A
20A IB=0 12 UCE(V)
1、放大状态 发射结正偏，集电结反偏。
UCC
I C βI B
（2-7）
5.2.2 半导体三极管的开关特性
+UCC IC RC 4 IC(mA ) 100A 80A 60A Q 3 6 9
IB
RB EB
＋
T UCE
（2-10）
5.2.2 半导体三极管的开关特性
+UCC IC RC 4 IC(mA ) 100A 80A 60A Q 3 6
第5章 掌握逻辑门电路和组合逻辑电路
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第5章 逻辑门电路和组合逻辑电路 章 逻辑门电路和组合逻辑电路 第一节 数字与编码
（2）十进制数转换为二进制数 ） 将十进制数转换为等值的二进制数， 将十进制数转换为等值的二进制数，可采用 除二取余法” “除二取余法”。 具体方法是： 具体方法是： a.将十进制数除以 ，并依次记下余数，一直除 将十进制数除以2，并依次记下余数， 将十进制数除以 到商数为零。 到商数为零。 b.把全部余数按相反的次序排列（先得到的余 把全部余数按相反的次序排列（ 把全部余数按相反的次序排列 数为低位，后得到的余数为高位）， ），即得所求 数为低位，后得到的余数为高位），即得所求 二进制数。 二进制数。
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第5章 逻辑门电路和组合逻辑电路 章 逻辑门电路和组合逻辑电路 第一节 数字与编码
3．数字电路的分类 ．数字电路的分类 （1）按集成度分类可分为：小规模、中规模、 ）按集成度分类可分为：小规模、中规模、 大规模和超大规模数字集成电路。 大规模和超大规模数字集成电路。 （2）按电路所用器件的不同可分为：双极型和 ）按电路所用器件的不同可分为： 单极型两类。 单极型两类。 （3）按照电路的结构和工作原理的不同可分为： ）按照电路的结构和工作原理的不同可分为： 组合逻辑电路和时序逻辑电路两类。 组合逻辑电路和时序逻辑电路两类。
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第5章 逻辑门电路和组合逻辑电路 章 逻辑门电路和组合逻辑电路
第一节 数字与编码 第二节 逻辑函数及应用 第三节 逻辑门电路 第四节 组合逻辑电路 小结
《数字电子技术与接口技术试验教程》课件第5章
第5章 基于HDL的时序逻辑电路实验
图5-2 边沿D触发器的仿真结果
9
第5章 基于HDL的时序逻辑电路实验 (2) 边沿D触发器的VHDL源代码如下：
--Behavioral D Flip-Flop with Clock Enable and Asynchronous Reset
entity Dflipflop is Port (D,clk,rst,ce : in STD_LOGIC; Q : out STD_LOGIC);
architecture Behavioral of DFF is begin
process(clk, rst,D) begin
if (CLK'event and CLK='1') then if rst ='1' then Q <= '0'; else Q<=D; end if;
end if; end process; end Behavioral;
end if; end process; end Behavioral;
13
第5章 基于HDL的时序逻辑电路实验
(3) 带有置位和清零端的边沿D触发器的约束文件规定
如下：
#Basys2约束文件： NET "clk" LOC ="B8"; //时钟
#Basys2约束文件： NET "clk" LOC ="B8"; //时钟
end Dflipflop;
architecture Behavioral of Dflipflop is begin
process(clk, rst,D,ce)
第5章组合逻辑、时序逻辑Verilog语言描述(已排)
5.1.1 组合逻辑电路的连续赋值实现
以2路选择器为例：
module mux2to1( a, b, sel, out); input a, b; input sel; output out; assign out = (sel) ? b:a;
endmodule
注意：
连续赋值语句的被赋值变量只能是线网wire型。
注意： 过程块描述的组合逻辑电路： 1. 被赋值变量只能是reg型； 2. 触发方式采用电平触发； 3. always@( )引导的敏感量要完整。
5
always过程块与连续赋值语句描述的组合逻辑电路效果相同 两种方法描述的2路选择器电路均相同， 综合工具根据Verilog代码综合自动生成的电路均为下图所示
4
5.1.2 组合逻辑电路的always过程块实现
仍然以2路选择器为例： module mux2to1( a, b, sel, out);
input a, b; input sel; output out; reg out； always @(sel or a or b)
out = (sel) ? b:a; endmodule
endmodule
13
对应的CMOS工艺下D触发器的电路结构
. d
q
. . . clk
rst clk
d
T1
clk
q
T3
rst
clk clk
clk clk
T2
T4
.q
D触发器符号
clk
clk
D触发器电路图
说明：复位信号不受时钟信号clk的影响。 只要复位信号rst为高电平时，电路就复位，输出q为0。
14
组合逻辑电路
⒊ 8-3线优先编码器74LS148
7.2.2 译码器
将给定的二值代码转换为相应的输出信号或另一种形式 二值代码的过程，称为译码。 能实现译码功能的电路称为译码器（Decoder）。译码 是编码的逆过程。 ⒈ 工作原理 为便于分析理解，以2-4线译码器为例。
⒉ 3-8线译码器74LS138
⒊ 译码器应用举例 【例7-6】 试利用74LS138和门电路实现例7-3中要求的 3人多数表决逻辑电路。 解：3人表决逻辑最小项表达式为：
⑵ 现象Ⅱ
⒉ 竞争与冒险的含义 ⑴ 竞争：门电路输入端的两个互补输入信号同时向相反 的逻辑电平跳变的现象称为竞争。 ⑵ 冒险：门电路由于竞争而产生错误输出（尖峰脉冲） 的现象称为竞争-冒险。 对大多数组合逻辑电路来说，竞争现象是不可避免的。 但竞争不一定会产生冒险，而产生冒险必定存在竞争。
⒊ 判断产生竞争-冒险的方法 ⑴ 或（或非）门，在某种条件下形成 时， 会产生竞争现象；与（与非）门，在某种条件下形成 时，会产生竞争现象。 ⑵ 卡诺图中有相邻的卡诺圈相切。
8选1数据选择器74LS151／251
数据选择器应用 【例7-10】 试利用74LS151实现例7-3中要求的3人多 数表决逻辑电路。 解：3人表决逻辑最小项表达式为： Y＝
7.2.5 加法器
⒈ 半加器（Half Adder） ⑴ 定义：能够完成两个一位二进制数A和B相加的组 合逻辑电路称为半加器。 ⑵ 真值表：半加器真值表如表7-13，其中S为和， CO为进位。 ⑶ 逻辑表达式：S＝ ＝AB；CO＝AB ⑷ 逻辑符号：半加器逻辑符号如图7-20所示。
⒉ 全加器（Full Adder）
⑴ 定义：两个一位二进制数A、B与来自低位的进位 CI三者相加的组合逻辑电路称为全加器。
第五章组合逻辑电路(4课时)
一位比较器逻辑图
12
用与非门实现，并且低电平比较器）
比较原则： 1. 先从高位比起，高位大的数值一定大。 2. 若高位相等，则再比较低位数，最终结果 由低位的比较结果决定。 请根据以上原则设计一下：每位的比 较应包括几个输入、输出？
14
四位数值比较器的比较原则
1、二进制译码器及其集成器件
二进制译码器的作用：将n种输入的组合译成2 n 种电路状态。也叫n线---2 线译码器。 译码器的输入—— 一组二进制代码 译码器的输出—— 一组高低电平信号
常见的二进制译码器有2—4线译码器、3—8线译码器 和4—16线译码器。
29
n
（1）2-4线译码器 2-4线译码器74LS139的功能表
&
必 接 好
A<B
A<B
1
A与C作比较
A3B3 A2B2 A1B1 A0B0
A3B3 A2B2 A1B1 A0B0
C3 C2 C1 C0
A3 A2 A1 A0 B3 B2 B1 B0
25
74LS148的功能表
EI GS EO
从功能表可以看出，当EI=1时，表示电路禁止编码，
即无论7~0中有无有效信号，输出C、B、A均为高
左右。 液晶显示器：用于计算器､电子手表､电子词典等。
34
七段数码显示器件的工作原理： a b c d e f g 1 1 1 1 1 1 0
a
0 1 1 0 0 0 0 1 1 0 1 1 0 1
f e
g
b
c
d
35
共阴极数码显示器真值表
输 入 a 1 0 1 1 0 1 0 1 1 1 b 1 1 1 1 1 0 0 1 1 1 输 c 1 1 0 1 1 1 1 1 1 1 d 1 0 1 1 0 1 1 0 1 0 出 e 1 0 1 0 0 0 1 0 1 0 f 1 0 0 0 1 1 1 0 1 1 g 0 0 1 1 1 1 1 0 1 1 显示字形 A3 A2 A1 A0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1
(完整版)第五章组合逻辑电路典型例题分析
第五章 组合逻辑电路典型例题分析第一部分：例题剖析例1．求以下电路的输出表达式：解：例2．由3线－8线译码器Ｔ4138构成的电路如图所示，请写出输出函数式．解：Y = AC BC ABC= AC +BC + ABC = C(AB) +CAB = C (AB) T4138的功能表&&Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7“1”T4138A B CA 2A 1A 0YaYbS 1 S 2 S 30 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1S 1S 2S 31 0 01 0 01 0 01 0 01 0 01 0 01 0 01 0 0A 2A 1A 0Y 0Y 1Y 2Y 3Y 4Y 5Y 6Y 70 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0例3．分析如图电路，写出输出函数Ｚ的表达式。
CC4512为八选一数据选择器。
解：例4．某组合逻辑电路的真值表如下，试用最少数目的反相器和与非门实现电路。
（表中未出现的输入变量状态组合可作为约束项）CC4512的功能表A ⨯DIS INH 2A 1A 0Y1 ⨯0 10 00 00 00 00 00 00 00 0⨯⨯⨯⨯⨯0 0 00 0 10 1 00 1 11 0 0 1 0 11 1 01 1 1高阻态 0D 0D 1D 2D 3D 4D 5D 6D 7ZCC4512A 0A 1A 2D 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7DIS INHD1DA B C D Y 0 0 0 0 10 0 0 1 00 0 1 0 10 0 1 1 00 1 0 0 0CD AB 00 01 11 1000 1 0 0 101 0 1 0 1 11 ××××10 0 1 ××AB第一步画卡诺图第三步画逻辑电路图例5．写出下面组合电路的输出表达式,分析逻辑功能。
第5章时序逻辑电路思考题与习题题解
思考题与习题题解5-1填空题（1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。
（2）构成一异步2n进制加法计数器需要n 个触发器，一般将每个触发器接成计数或T’型触发器。
计数脉冲输入端相连，高位触发器的CP端与邻低位Q端相连。
（3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过4个时钟脉冲CP后可串行输出4位数码。
（4）要组成模15计数器，至少需要采用 4 个触发器。
5-2判断题（1）异步时序电路的各级触发器类型不同。
（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
（×）（3）具有N个独立的状态，计满N个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。
（√）（4）计数器的模是指构成计数器的触发器的个数。
（×）5-3单项选择题（1）下列电路中，不属于组合逻辑电路的是（D）。
A.编码器B.译码器C.数据选择器D.计数器（2）同步时序电路和异步时序电路比较，其差异在于后者( B)。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关（3）在下列逻辑电路中，不是组合逻辑电路的有( D)。
A.译码器B.编码器C.全加器D.寄存器（4）某移位寄存器的时钟脉冲频率为完成该操作需要（B）时间。
100KHz，欲将存放在该寄存器中的数左移8位，A.10μSB.80μSC.100μSD.800ms（5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（C ）个触发器。
A.6B.7C.8D.10（6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。
A.10B.15C.32D.32768（7）一位8421BCD 码计数器至少需要（B）个触发器。
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图中没有 I输0 入端,这是因为当 I 0 ～ I 9 全为1，
就相当于对十进制数0编码，所以输入端 I在0 电
路中被省略了。
Y0 ～ Y2 全为1时,输出为 I的0 编码。
74LS147优先编码器功能符号 图
3.编码器的应用—代码转换
解：⑴逐级写出逻辑表达式
Y1 AB Y2 BC
Y3 CA
Y Y1 Y2 Y3 AB BC CA
5 2020/10/10
⑵化成最简与或表达式
Y ABC ABC
⑶列真值表
6 2020/10/10
⑷分析逻辑功能 由真值表可知，当输入A、B、C全为0或全 为1时，输出Y为1，否则Y为0。因此，它 是一种能够判断输入端状态是否一致的电 路，称为判一致电路。
74LSl47与按键连接的电路如图所示。由于编码 器的输人信号是低电平有效，所以将按键的一端接 地，另一端通过上拉电阻接至编码的输入端。
该编码器以反码形式输出，将编码输出再分别经 反相器输出，以完成将十进制数转换成相应的二进 制数。
如将键7按下，编码器输入
0
0
1
0
1
1
0
0
0
0
0
0
0
0
1
1
1
1
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（4）根据真值表列出的函数表达式：
Y2 I4 I5 I6 I7 Y1 I2 I3 I6 I7 Y0 I1 I3 I5 I7
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2.二进制优先编码器： 【优先编码器特点】允许同时输入两个以上 的编码信号，但只对其中优先权最高的一个 进行编码。 （1）8线-3线优先编码器（74LS148）
13 2020/10/10
用与非门实现的逻辑电路如图所示。
14 2020/10/10
5.3常用集成组合逻辑器件及应用
5.3.1编码器 【功能】将具有特定含义的信息(如数字,文 字,符号等)编成相应二进制代码。 【分类】常用的编码器有普通编码器与优 先编码器。
15 2020/10/10
1.普通编码器 （1）特点：任何时刻只允许输入一个有效编码 信号。输入为N=2n 个信号,输出为n位二进制代 码，即用n位二进制代码对N=2n 个信号进行编 码， （2）例：三位二进制编码器如图所示 I0～I7：8个需要编码的输入信号（假设输入信 号高电平有效）； Y2 ,Y1,Y0：进行编码的3位输出二进制代码。也 称它为8线-3线编码器。
2020/10/10
引脚功能如图所示。
74LS138编码器功能符号图
21 2020/10/10
I0 ～ I 7:编码输入，低电平有效； Y0 ～ Y2 :编码输出，反码形式；
ST :选通输入端,低电平有效，当=1时ST，
禁止编码器工作，所有输出端均为高电平；
YS :选通输出端；
YEX :扩展输出端；
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5.2组合逻辑电路的设计
组合逻辑电路的设计：就是根据给定 的实际逻辑问题，求出能够实现这一 逻辑功能的最简逻辑电路。
8 2020/10/10
组合逻辑电路设计的一般步骤如下：
组合逻辑电路的设计过程图
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【例5-2】设计一个三人表决电路，每人有一个按 键，按下键表示赞成，否则表示不赞成。表决结 果用指示灯来表示，如果多数人赞成，则指示灯 亮，反之则不亮。 解： ⑴进行逻辑抽象，列真值表 输入变量:用A,B,C分别表示三个按键,并规定逻辑1 表示按下按键,逻辑0表示未按按键。 输出变量:用Y表示表决结果,并规定逻辑1表示灯亮, 逻辑0表示灯不亮。
YS 与 YEX 的工作特点： 当 ST=1时，不管 I～0 I 7为何值，YS = YEX = 1；
当
ST
=0时，若无编码输入（I
～
0
I
7
=1），
YS=0， YEX =1；
若有编码输入（ I0 ～ I7 =0），
YS =1， YEX =0。
23 2020/10/10
（2）二—十进制优先编码器（74LS147） 引脚功能如图所示。 特点：将十进制的十个数码0～9编成二进制代码，
10 2020/10/10
据题意,列真值表。
11 2020/10/10
⑵由真值表写出逻辑表达式 ⑶用卡诺图化简逻辑表达式 函数Y的卡诺图如图所示,经化简后得到函数Y的 最简与或表达式为 Y=AB+BC+AC
12 2020/10/10
⑷用与非门画逻辑图 将最简与或表达式变换为最简与非表达式。
Y AB BC AC 10
5.1.2 组合逻辑电路的分析 所谓组合逻辑电路的分析：就是根据给定的逻辑 图，找出其输出信号与输入信号之间的逻辑关系， 从而确定其逻辑功能。组合逻辑电路分析的一般 步骤如下：
组合逻辑电路的分析过程图
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【例5-1】分析如图所示电路的逻辑功能。
4 2020/10/10
在键盘编码系统中，代码转换应用最为 广泛。当按下某一键时，则必须对它 进行编码,编码器输出的二进制代码送 人数字系统中以便进行处理。
【例5-3】试用74LS147构成二进制编码器，以 实现将十进制数转换成二进制数的键盘编码应用电 路。
解：10线—4线优先编码器74LSl47通常用来作 为键盘编码器，只要将按键分别与编码器相应的输 入端相连，即可构成二进制编码器，实现将十进制 数转换成相应的二进制数。
16 2020/10/10
8-3线编码器功能符号图
17 2020/10/10
（3）根据编码功能的真值表：
输
入
输出
I0
I1
I2
I3
I4
I5
I6
I7
Y2
Y1
Y0
1
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
1
0
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
1
0
0
0
0
1
0
0
0
1
0
0
0
0
0
0
0
1
0
0
1
0
1
0
0
0
0
第5章 组合逻辑电路
5.1组合逻辑电路的分析 5.2组合逻辑电路的设计 5.3常用集成组合逻辑器件及应用
1 2020/10/10
5.1组合逻辑电路的分析
5.1.1 组合逻辑电路的特点 【功能特点】电路在任何时刻的输出状态仅 仅取决于该时刻各个输入信号的状态，而与 信号作用前电路原来的状态无关。 【电路结构特点】电路中不包含记忆（存储） 元件，一般只有从输入到输出的通路，没有 从输出到输入的反馈回路。