电子技术基础-数字部分(第六版)第4章组合逻辑电路共6节
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数字电子技术第四章(阎石第六版)
' RBI • 灭零输入 ：置0时可将整数位或小数位多余 的零熄灭。
• 灭灯输入/灭零输出 BI ' RBO' ：双功能输入输出端。 • BI ' 0 ，无论输入状态是什么，数码管熄灭。 ' RBO 0 ，表示译码器将本来应该显示的零熄灭了 •
《数字电子技术基础》第六版
例：利用 和 RBO 的配合，实现多位显示系 统的灭零控制
Ye ( A2 A1' A0 )'
' ' ' Y f ( A3 A2 A0 A2 A1 A1 A0 )' ' ' Yg ( A3 A2 A1' A2 A1 A0 )'
《数字电子技术基础》第六版
附加控制端的功能和用法
' LT • 灯测试输入
• LT ' 0 时，七段数码管同时亮，检查各段能否正 常发光，平时应置 LT ' 1
与或形式
与非-与非形式
《数字电子技术基础》第六版
4.4 若干常用组合逻辑电路 4.4.1 编码器 • 编码：将输入的每个高/低电平信号变成一 个对应的二进制代码 • 普通编码器 • 优先编码器
《数字电子技术基础》第六版
一、普通编码器
• 特点：任何时刻 只允许输入一个 编码信号。 • 例：3位二进制 普通编码器
0
0 0 1 0
0
0 0 0 1
0
1 1 1 1
1
0 0 1 1
1
0 1 0 1
《数字电子技术基础》第六版
Y2 I 4 I 5 I 6 I 7 Y1 I 2 I 3 I 6 I 7 Y0 I1 I 3 I 5 I 7
• 灭灯输入/灭零输出 BI ' RBO' ：双功能输入输出端。 • BI ' 0 ，无论输入状态是什么，数码管熄灭。 ' RBO 0 ，表示译码器将本来应该显示的零熄灭了 •
《数字电子技术基础》第六版
例：利用 和 RBO 的配合，实现多位显示系 统的灭零控制
Ye ( A2 A1' A0 )'
' ' ' Y f ( A3 A2 A0 A2 A1 A1 A0 )' ' ' Yg ( A3 A2 A1' A2 A1 A0 )'
《数字电子技术基础》第六版
附加控制端的功能和用法
' LT • 灯测试输入
• LT ' 0 时，七段数码管同时亮，检查各段能否正 常发光，平时应置 LT ' 1
与或形式
与非-与非形式
《数字电子技术基础》第六版
4.4 若干常用组合逻辑电路 4.4.1 编码器 • 编码：将输入的每个高/低电平信号变成一 个对应的二进制代码 • 普通编码器 • 优先编码器
《数字电子技术基础》第六版
一、普通编码器
• 特点：任何时刻 只允许输入一个 编码信号。 • 例：3位二进制 普通编码器
0
0 0 1 0
0
0 0 0 1
0
1 1 1 1
1
0 0 1 1
1
0 1 0 1
《数字电子技术基础》第六版
Y2 I 4 I 5 I 6 I 7 Y1 I 2 I 3 I 6 I 7 Y0 I1 I 3 I 5 I 7
数字电子技术基础 第4章
在将两个多位二进制数相加时，除了最低位以外，每一 位都应该考虑来自低位的进位，即将两个对应位的加数 和来自低位的进位3个数相加。这种运算称为全加，所用 的电路称为全加器。
图4.3.26
全加器的卡诺图
图4.3.27 双全加器74LS183 （a）1/2逻辑图 （b）图形符号
二、多位加法器
1、串行进位加法器（速度慢）
数字电子技术基础 第四章 组合逻辑电路
Pan Hongbing VLSI Design Institute of Nanjing University
4.1 概述
数字电路分两类：一类为组合逻辑电路，另一类 为时序逻辑电路。 一、组合逻辑电路的特点
任何时刻的输出仅仅取决于该时刻的输入，与电路原 来的状态无关。 电路中不能包含存储单元。
例4.2.1 P162
图4.2.1
例3.2.1的电路
4.2.2 组合逻辑电路的设计方法
最简单逻辑电路：器件数最少，器件种类最少， 器件之间的连线最少。 步骤：
1、进行逻辑抽象 2、写出逻辑函数式 3、选定器件的类型 4、将逻辑函数化简或变换成适当的形式 5、根据化简或变换后的逻辑函数式，画出逻辑电路 的连接图 6、工艺设计
通常仅在大规模集成电 路内部采用这种结构。 图4.3.7 用二极管与门阵列组成的3线－8线译码器
最小项译码器。
图4.3.8
用与非门组成的3线－8线译码器74LS138
例4.3.2 P177
图4.3.10
用两片74LS138接成的4线－16线译码器
二、二-十进制译码器
拒绝伪码功能。
图4.3.11
4.2.2 组合逻辑电路的设计方法
电子技术基础数字部分第六版
4000系列
速度慢 与TTL不兼容 抗干扰 功耗低
74HC 74HCT
速度加快 与TTL兼容 负载能力强 抗干扰 功耗低
74VHC 74VHCT
速度两倍于74HC 与TTL兼容 负载能力强 抗干扰 功耗低
74LVC 74AUC
低(超低)电压 速度更加快 负载能力强 抗干扰 功耗低
2.TTL 集成电路: 广泛应用于中大规模集成电路
(1) VGS 控制沟道的导电性 vGS=0, vDS0, 等效背靠背连接的两个二极管, iD0。
vGS>0, 建立电场 反型层 vDS>0, iD 0。
沟道建立的最小 vGS 值称为开启电压 VT.
V DS
S
V GS G
D
N
N
P
n-沟 道
B 10
1. N沟道增强型MOS管的结构和工作原理
1. CMOS漏极开路门
1.）CMOS漏极开路门的提出 A
B
输出短接，在一定情况下会产
生低阻通路，大电流有可能导 致器件的损毁，并且无法确定 C
D
输出是高电平还是低电平。
VDD
T P1
TN1
1
与非门 G1
VDD
T P2
0
TN2
与非门 G2
35
（2）漏极开路门的结构与逻辑符号
漏极开路门输出连接
电路
逻辑符号
31
3.3.1 输入保护电路和缓冲电路
采用缓冲电路能统一参数，使不同内部逻辑集成逻辑门电路 具有相同的输入和输出特性。
VDD
vi
基本逻辑
vo
功能电路
输入保护缓冲电路 基本逻辑功能电路 输出缓冲电路
32
《数字电子技术基础》复习指导（第四章）
《数字电⼦技术基础》复习指导（第四章）第四章组合逻辑电路⼀、本章知识点(⼀)概念1.组合电路：电路在任⼀时刻输出仅取决于该时刻的输⼊，⽽与电路原来的状态⽆关。
电路结构特点：只有门电路，不含存储（记忆）单元。
2.编码器的逻辑功能：把输⼊的每⼀个⾼、低电平信号编成⼀个对应的⼆进制代码。
优先编码器：⼏个输⼊信号同时出现时，只对其中优先权最⾼的⼀个进⾏编码。
3.译码器的逻辑功能：输⼊⼆进制代码，输出⾼、低电平信号。
显⽰译码器：半导体数码管(LED数码管)、液晶显⽰器(LCD)4.数据选择器：从⼀组输⼊数据中选出某⼀个输出的电路，也称为多路开关。
5.加法器半加器：不考虑来⾃低位的进位的两个1位⼆进制数相加的电路。
全加器：带低位进位的两个 1 位⼆进制数相加的电路。
超前进位加法器与串⾏进位加法器相⽐虽然电路⽐较复杂，但其速度快。
6.数值⽐较器：⽐较两个数字⼤⼩的各种逻辑电路。
7.组合逻辑电路中的竞争⼀冒险现象竞争：门电路两个输⼊信号同时向相反跳变(⼀个从1变0，另⼀个从0变1)的现象。
竞争-冒险：由于竞争⽽在电路输出端可能产⽣尖峰脉冲的现象。
消除竞争⼀冒险现象的⽅法：接⼊滤波电容、引⼊选通脉冲、修改逻辑设计(⼆)组合逻辑电路的分析⽅法分析步骤：1.由图写出逻辑函数式，并作适当化简；注意：写逻辑函数式时从输⼊到输出逐级写出。
2.由函数式列出真值表；3.根据真值表说明电路功能。
(三)组合逻辑电路的设计⽅法设计步骤：1.逻辑抽象：设计要求----⽂字描述的具有⼀定因果关系的事件。
逻辑要求---真值表(1) 设定变量--根据因果关系确定输⼊、输出变量；(2)状态赋值：定义逻辑状态的含意输⼊、输出变量的两种不同状态分别⽤0、1代表。
(3)列出真值表2.由真值表写出逻辑函数式真值表→函数式，有时可省略。
3.选定器件的类型可选⽤⼩规模门电路，中规模常⽤组合逻辑器件或可编程逻辑器件。
4.函数化简或变换式(1)⽤门电路进⾏设计：从真值表----卡诺图/公式法化简。
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图 4-2 【答案】F＝X·Y＋Y·Z＋X·Z 【解析】3-8 译码器逻辑方程为 F＝X′Y′Z′Y0＋X′Y′ZY1＋X′YZ′Y2＋X′YZY3＋XY′Z′Y4＋ XY′ZY5＋XYZ′Y6＋XYZY7＝X′YZ＋XY′Z＋XYZ′＋XYZ＝XY＋YZ＋XZ。
＿＿＿＿＿＿＿＿
输出Y7Y6Y5Y4Y3Y2Y1Y0 应为______ 。 【答案】10111111 【解析】A2A1A0＝110，选择的是 Y6 的信号。
4．半加器的输入变量有______个，而输出变量有______个。 【答案】2；2 【解析】半加器输入的是两个加数，输出的是结果和进位。
7 / 190
4．串行加法器的进位信号采用（ ）传递，并行加法器的进位信号采用（ ）传 递。
A．超前，逐位 B．逐位，超前 C．逐位，逐位 D．超前，超前 【答案】B 【解析】（1）串行进位加法器若有多位数相加，将低位的进位输出信号接到高位的进 位输入端，因此，任意 1 位的加法运算必须在低 1 位的运算完成之后才能进行，这种进位 方式称为串行进位。这种加法器电路简单，但运算速度慢。（2）超前进位加法器：每位的 进位只由加数和被加数决定，而与低位的进位无关。超前进位加法器大大提高了运算速度， 但随着加法器位数的增加，超前进位逻辑电路越来越复杂。
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5．用 2 片 3-8 线译码器 74LS138 构成 4-16 线译码器，至少需要使用______个外加的 逻辑门。
【答案】0 【解析】可以设计为 4-16 线译码器的 4 个地址位后三位连 3-8 线译码器的地址位，首 位地址为选通信号，连使能端接高八位的译码器，首位连反相器再连使能端接低八位的译码 器。 6．图 4-2 所示电路输出逻辑的最小和为______。
＿＿＿＿＿＿＿＿
输出Y7Y6Y5Y4Y3Y2Y1Y0 应为______ 。 【答案】10111111 【解析】A2A1A0＝110，选择的是 Y6 的信号。
4．半加器的输入变量有______个，而输出变量有______个。 【答案】2；2 【解析】半加器输入的是两个加数，输出的是结果和进位。
7 / 190
4．串行加法器的进位信号采用（ ）传递，并行加法器的进位信号采用（ ）传 递。
A．超前，逐位 B．逐位，超前 C．逐位，逐位 D．超前，超前 【答案】B 【解析】（1）串行进位加法器若有多位数相加，将低位的进位输出信号接到高位的进 位输入端，因此，任意 1 位的加法运算必须在低 1 位的运算完成之后才能进行，这种进位 方式称为串行进位。这种加法器电路简单，但运算速度慢。（2）超前进位加法器：每位的 进位只由加数和被加数决定，而与低位的进位无关。超前进位加法器大大提高了运算速度， 但随着加法器位数的增加，超前进位逻辑电路越来越复杂。
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5．用 2 片 3-8 线译码器 74LS138 构成 4-16 线译码器，至少需要使用______个外加的 逻辑门。
【答案】0 【解析】可以设计为 4-16 线译码器的 4 个地址位后三位连 3-8 线译码器的地址位，首 位地址为选通信号，连使能端接高八位的译码器，首位连反相器再连使能端接低八位的译码 器。 6．图 4-2 所示电路输出逻辑的最小和为______。
最新高等教育出版社第六版《电路》第4章_电路定理课件
I 26.7 2.3mA 56.67
结论: 继电器触点闭合。
例2 如图示，用戴维宁定理求UR 。
6
– 6I1 + A
+
I1
+
i +A
Req
Uo+c
UR
-
–B
9V 3
3 UR
–
–
B
(2) 求等效电阻Req
3
UR = 3V
解： (1) 求开路电压UOC 方法1 端口变量法: 方法2 求Rin法:
6
+
9V 3
i2
uAD R2
1.3
1A
i2 K i2 3 .6 1 3 .3 4 1 .7A 6 i3 K i3 3 .6 3 2 .1 7 .6A 2
i1 i2 i3 3.4A 1
i4 K i4 3 .6 1 3 .1 3 .9A 9
uS R1i1uAD33.02V
i5K i5 3 .6 3 1 3 .6A 3
iC=0.75 i1 iSC
a + u iSC
–
Req =
uoc
iSC
端口变量法
b
+ i1 5kΩ _ 40V
+
20kΩ
+ uoc 15ki1 _ _
i1
4015ki1 5k20k
i1 1mA
uOC 3k 5i13V 5
i1
408mA 5k
iSC (10.7)i5 11m 4 A
RequiSOCC134m 5V A2.Biblioteka kaNSb
a isc
Geq
b
证明留作课后思考。
例4-5 求i3 。
数字电子技术基础(数字电路)第四章组合逻辑电路
（7-14/29）
【例2】 用与非门设计一个码制变换电路。要求将8421码 转换为余3码。 ① 逻辑抽象 B8 B4 B2 B1
8421码 输入
8421码 转换为 余3码
E3 E2 E1
E0 余3码 输出
（7-15/29）
② 真值表 B8B4B2B1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 E3E2E1E0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0
信号经不同路径传输 后到达电路中某一会 合点的时间有差异的 现象，称为竞争。
由于竞争原因而使电
路输出发生瞬时错误 的现象，称为冒险。
A
A
L
A L
（7-23/29）
2. 如何判别电路中有无冒险？
代数法判别与电路对应的表达式
判竞争： 同一变量以原变量、反变量的形式同时出 现在表达式中，则变量具有竞争能力。
电路设计
波形图 文字描述 逻辑图
【例1】 用与非门设计一个监视交通信号灯状态的逻辑电路。 每一组信号灯均由红、黄、绿灯组成。正常工作时 有且仅有一盏灯亮；出现其他状态时，发出故障信号。
① 逻辑抽象
R A G
正常工作状态 R A G
R A G
R A 红(R)、黄(A)、绿 G (G)为信号灯的状 态输入。 灯亮为1。
L2 = BC + AB × C
电子技术基础课件第4章 组合逻辑电路
(13)10 (1101)2 (0001101)2 (11110010)反码
一、数制
带符号数表示法
符号在数字系统中的表示方法 补码：符号位表示法与原码、反码相同。 数值位的规则：正数的数值位与原码、反 码相同，就是该二进制的绝对值；对于负 数，将二进制绝对值的各位取反加1。
例4−9 分别计算 (13)10和 (−13)10的8位二进制补码。 解：
与非、或非、与或非
三、逻辑运算和逻辑门
复合逻辑运算
异或、同或(异或非)
四、逻辑代数运算定律和运算规则
基本公式(定律)
四、逻辑代数运算定律和运算规则
基本运算规则：代入、对偶、反演
代入规则：对于任何逻辑等式，以任意一 个逻辑变量或逻辑函数同时取代等式两边 的某个变量后，等式仍然成立。
例4-14 用代入规则将反演律公式 A B AB 推广到三变量的形式。
(0.01101)2 (0.0110100)原码 (0.0110100)反码 (0.0110100)补码
(0.01101)2 (1.0110100)原码 (1.1001011)反码 (1.1001100)补码
一、数制
带符号数表示法
n位二进制符号数的取值范围
n位原码的取值范围
(2n1 1)～ (2n1 1)
1 +0 ＝ 1， 1 +1 ＝ 1 电路符号：或门
三、逻辑运算和逻辑门
非运算
运算特点：非此即彼，体现了二值逻辑的特性 定义自变量A、B和函数L 真值表：自变量和函数的取值关系 运算表达式：L＝A 运算规则： 0 ＝ 1， 1 ＝ 0 电路符号：非门
三、逻辑运算和逻辑门
复合逻辑运算
一、数制
数值的表示方法——数制
一、数制
带符号数表示法
符号在数字系统中的表示方法 补码：符号位表示法与原码、反码相同。 数值位的规则：正数的数值位与原码、反 码相同，就是该二进制的绝对值；对于负 数，将二进制绝对值的各位取反加1。
例4−9 分别计算 (13)10和 (−13)10的8位二进制补码。 解：
与非、或非、与或非
三、逻辑运算和逻辑门
复合逻辑运算
异或、同或(异或非)
四、逻辑代数运算定律和运算规则
基本公式(定律)
四、逻辑代数运算定律和运算规则
基本运算规则：代入、对偶、反演
代入规则：对于任何逻辑等式，以任意一 个逻辑变量或逻辑函数同时取代等式两边 的某个变量后，等式仍然成立。
例4-14 用代入规则将反演律公式 A B AB 推广到三变量的形式。
(0.01101)2 (0.0110100)原码 (0.0110100)反码 (0.0110100)补码
(0.01101)2 (1.0110100)原码 (1.1001011)反码 (1.1001100)补码
一、数制
带符号数表示法
n位二进制符号数的取值范围
n位原码的取值范围
(2n1 1)～ (2n1 1)
1 +0 ＝ 1， 1 +1 ＝ 1 电路符号：或门
三、逻辑运算和逻辑门
非运算
运算特点：非此即彼，体现了二值逻辑的特性 定义自变量A、B和函数L 真值表：自变量和函数的取值关系 运算表达式：L＝A 运算规则： 0 ＝ 1， 1 ＝ 0 电路符号：非门
三、逻辑运算和逻辑门
复合逻辑运算
一、数制
数值的表示方法——数制
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资源的数目和连线。
1、单输出电路
L ABCD ABCD
0
0
电路具有为奇校验功能。 1 1 1
0
1
如要实现偶校验，电路应做何改变？
例2 试分析下图所示组合逻辑电路的逻辑功能。
解：1、根据逻辑电路写出各输出端的逻辑表达式，并进 行化简和变换。
X=A
A
X
B
Y
YAB AB
C Z
Z AC AC
2、列写真值表
真值表
AB C XY Z
X=A
0 0 0 00 0
0 0 1 00 1
输出 B3 B2 B1 B0
1000 1001 1010 1011 1100 1101 1110 1111
(2) 画出各输出函数的卡诺图，并化简和变换。
B3
G1
0000
0000 1 1 1 1 G2 G3 1 1 1 1
G0
B2
G1
0000
1111 0 0 0 0 G2 G3 1 1 1 1
G0
B3 G3
输入 G3 G2 G1 G0
0000 0001 0011 0010 0110 0111 0101 0100
逻辑电路真值表
输出 B3 B2 B1 B0
0000 0001 0010 0011 0100 0101 0110 0111
输入 G3 G2 G1 G0 1100 1101 1111 1110 1010 1011 1001 1000
二、组合逻辑电路的设计步骤 1、逻辑抽象：根据实际逻辑问题的因果关系确定输入、 输出变量，并定义逻辑状态的含义； 2、根据逻辑描述列出真值表； 3、由真值表写出逻辑表达式; 4、简化和变换逻辑表达式，画出逻辑图。
例1 某火车站有特快、直快和慢车三种类型的客运列车进出， 试设计一个指示列车等待进站的逻辑电路，当有两种或以上 的列车等待进站时，要求发出信号，提示工作人员安排进站 事宜。 解：（1） 逻辑抽象。 输入信号: A、B、C分别表示特快、直快和慢车，且有进站请 求时为1，没有请求时为0。
4 组合逻辑电路
4.1 组合逻辑电路的分析 4.2 组合逻辑电路的设计
4.3 组合逻辑电路中的竞争和冒险 4.4 若干典型的组合逻辑电路 4.5 组合可编程逻辑器件 4.6 用Verilog HDL描述组合逻辑电路
.
教学基本要求
1.熟练掌握组合逻辑电路的分析方法和设计方法 2.掌握编码器、译码器、数据选择器、数值比较器和加 法器的逻辑功能及其应用； 3.学会阅读器件的功能表，并能根据设计要求完成电路 的正确连接。 4.掌握可编程逻辑器件的表示方法,会用PLD实现 组合逻辑电路
YAB AB ABAB 0 1 0 0 1 0
ZACAC ACAC
0 1 1 01 1 1 0 0 11 1
1 0 1 11 0
1 1 0 10 1
1 1 1 10 0
3、确定电路逻辑功能 这个电路逻辑功能是对输入 的二进制码求反码。最高位为 符号位，0表示正数，1表示负 数，正数的反码与原码相同； 负数的数值部分是在原码的基 础上逐位求反。
B2 G3 G2 G3 G2
B1
G1
0011
1100 0 0 1 1 G2 G3 1 1 0 0
B0
G1
0101
1010 0 1 0 1 G2 G3 1 0 1 0
B0
G0
B1 G3 G2 G1 G3 G2 G1 G3 G2 G1 G3 G2 G1
( G3 G2 G3 G2) G1 G3 G2 G3 G2) G1 G3 G2 G1
4.1.2 组合逻辑电路的分析方法
一. 组合逻辑电路分析 根据已知逻辑电路，经分析确定电路的逻辑功能。 二. 组合逻辑电路的分析步骤： 1、 由逻辑图写出各输出端的逻辑表达式； 2、 化简和变换逻辑表达式； 3、 列出真值表； 4、 根据真值表或逻辑表达式，经分析最后确定其功能。
三、组合逻辑电路的分析举例 A
A L
B C
例2 试设计一个码转换电路，将4位格雷码转换为自然二进 制码。可以采用任何逻辑门电路来实现。
解：(1) 明确逻辑功能，列出真值表。 设输入变量为G3、G2、G1、G0为格雷码，
输出变量B3、B2、B1和B0 为自然二进制码。 当输入格雷码按照从0到15递增排序时， 可列出逻辑电路真值表
B0 G3 G2 G1 G0
(3) 根据逻辑表达式，画出逻辑图
用异或门代替与门和或门能使逻辑电路比较简单。考虑 相同乘积项 可以减少门电路数目，降低实现电路的成本。
G3
B3
G2
B2
G1
B1
G0
B0
4.2.2 组合逻辑电路的优化实现
用指定芯片中特定资源实现逻辑函数，使电路的成本低并且
工作速度快。因此需要对逻辑表达式进行变换，以减少芯片
真值表
AB C XY Z
0 0 0 00 0 0 0 1 00 1 0 1 0 01 0 0 1 1 01 1 1 0 0 11 1 1 0 1 11 0 1 1 0 10 1 1 1 1 10 0
4.2 组合逻辑电路的设计
4.2.1 组合逻辑电路的设计过程 一、组合逻辑电路的设计：根据实际逻辑问题，求出所要求逻辑 功能的最简单逻辑电路。
Z
B
例1 分析如图所示逻辑电路的功能。 C
L
解：1.根据逻辑图写出输出函数的逻辑表达式
LZC (AB)C
A B C ZAB L(ABC)
000
0
0
ABC
001
0
1
2. 列写真值表。
010
1
1
011
1
0
3. 确定逻辑功能：
100
1
1
输入变量的取值中有奇数 1 0 1
1
0
个1时，L为1，否则L为0, 1 1 0
输出信号: L表示进站状况，有两种以上的车进站为1，否则为0。
（2）根据题意列出真值表 (3) 写出输出逻辑表达式AC+BC
(4) 根据输出逻辑表达式画出逻辑图。 表达式为最简与或式，用与门和或门实现两级“与-或” 结构的最简电路如图。
4.1 组合逻辑电路分析
4.1.1 组合逻辑电路的定义
组合逻辑电路的一般框图
A
Z
B
C
A A21
L1 L2
组合逻辑电路
L
An
Lm
结构特征:
Li = f (A1, A2 , …, An ) (i=1, 2, …, m)
1、输出、输入之间没有反馈延迟通路，
2、不含记忆单元
工作特征: 组合逻辑电路工作特点:在任何时刻，电路的输出状态只取 决于同一时刻的输入状态而与电路原来的状态无关。