数字后端版图设计
集成电路后端设计简介.pptx
N型MOS管物理结构和电路符号
栅极 源极
导体 绝缘体
栅极
栅极
n
n
p 掺杂半导体衬底
n 型MOS管
漏极 源极
漏极 源极
漏极
衬底 耗尽型电路符号
衬底 增强型电路符号
第6页/共74页
P型MOS管物理结构和电路符号
栅极 源极
导体 绝缘体
栅极
栅极
p
p
n 掺杂半导体衬底
p 型MOS管
漏极
源极
第37页/共74页
CMOS传输门
CMOS传输门工作原理： 在图中的CMOS传输门采用了P管和N管对，控制信号和C分别控制P管和N管，使两管同时关断和开通。
由于PMOS管对输入信号S高电平的传输性能好，而NMOS管对输入信号S低电平的传输性能好，从而使信 号S可以获得全幅度的传送而没有电平损失。
第38页/共74页
第14页/共74页
MOS晶体管性能分析
描述NMOS器件在三个区域中性能的理想表达式为：
Ids＝
0
（a）截止区
Vgs－VT≤0
（b）线性区
0＜Vgs－VT＜ Vds （c）饱和区
第15页/共74页
MOS器件电压-电流特性
N型MOS管和P型MOS管工作在线性区和饱和区时的电压-电流特性曲线：
线性区 ︱Vds︱=︱Vgs－Vt︱
（0V）。值得指出的是，任一种逻辑状态，不管
是Vi为VDD或为VSS，两个晶体管必有一个截止。
因此，在任一逻辑状态下，只有非常小的电流从
VDD流向VSS，所以耗电很少。对高密度应用来说，
CMOS的低功耗是它最重要的优点。
第24页/共74页
数字IC设计——整理
数字集成电路设计整理一、概念1. ASIC——Application Specific Integrated Circuit专用集成电路ASIC在批量生产时与通用集成电路(IC)相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。
ASIC分为全定制和半定制。
全定制设计需要设计者完成所有电路的设计，半定制使用库里的标准逻辑单元(Standard Cell)，设计时可以从标准逻辑单元库中选择SSI(门电路)、MSI(如加法器、比较器等)、数据通路(如ALU、存储器、总线等)、存储器甚至系统级模块(如乘法器、微控制器等)和IP核，这些逻辑单元已经布局完毕，而且设计得较为可靠，设计者可以较方便地完成系统设计。
全定制能够比半定制的ASIC芯片运行速度更快。
2.IP——Intellectual Property知识产权3.数字后端指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程。
其主要工作职责有：芯片物理结构分析、逻辑分析、建立后端设计流程、版图布局布线、版图编辑、版图物理验证、联络代工厂并提交生产数据。
作为连接设计与制造的桥梁，合格的版图设计人员既要懂得IC 设计、版图设计方面的专业知识，还要熟悉制程厂的工作流程、制程原理等相关知识。
4.Standard Cell——标准单元库5.RTL——寄存器传输级描述通过一个寄存器到另一个寄存器的逻辑变换和传输来描述设计。
逻辑值被存储在寄存器中，通过一些组合逻辑对其要求值，随后将结果存储于下一个寄存器。
RTL的功能类似于软件与硬件之间的桥梁。
是与工艺无关的网表的文本结构描述。
6.布局（Place）布线(Route)布图规划floorplan比布局更重要。
规划包括指令，macro的放置，电源线的设计power plan。
floorplan一旦确定，芯片的面积就定下来了，也与整个设计的timming和布通率有很大关系。
一款深亚微米射频SoC芯片的后端设计与实现
一款深亚微米射频SoC芯片的后端设计与实现张志鹏;张超;刘铁锋【摘要】随着集成电路的发展,片上系统芯片(SoC)技术广泛应用于多种领域中,越来越多的射频、模拟、存储器模块集成到一块芯片中.SoC芯片后端设计面临尺寸特征小,芯片规模大,物理设计复杂程度高等问题.良好的芯片版图设计是集成电路实现和成功的基础之一.介绍了基于台积电0.18μmULL低功耗工艺设计的射频SoC 电路结构,在此基础上,详细说明了后端版图设计流程与布局规划,重点介绍了时钟模块设计,多时钟电路及复杂时序关系设计的后端布局处理,供电设计以及布线优化方法和技巧,对各类相关芯片的后端设计具有良好的借鉴意义.%With the development of integrated circuit, the system on chip (SoC) technology is widely used in many applications, as more and more RF modules, analog modules and memory modules are embedded into one chip. The SoC back-end design confronts more challenges such as smaller feature size, larger chip area and more complex physical design. A remarkable layout design is one of the elements of the integrated circuit implemention and success. RF SoC circuit structure based on TSMC 0.18μmULL low power consumption process design is introduced,and on this basis, back-end layout design process and layout planning are explained in detail,mainly focusing on the clock generation module design,back-end processing method of multi-clock circuit and complex timing relationshipdesign,power supply plan and layout optimization methods and techniques,that supplies a good reference to many relevant kinds of beck-end chip design.【期刊名称】《微处理机》【年(卷),期】2017(038)006【总页数】6页(P1-6)【关键词】片上系统芯片;后端布局;多时钟设计;时钟生成;后端流程;供电设计【作者】张志鹏;张超;刘铁锋【作者单位】中国科学院沈阳自动化研究所网络化控制系统重点实验室,沈阳110016;中国科学院沈阳自动化研究所网络化控制系统重点实验室,沈阳110016;中国科学院沈阳自动化研究所网络化控制系统重点实验室,沈阳110016【正文语种】中文【中图分类】TP277随着集成电路的发展，片上系统芯片（SoC）技术在超大规模集成电路设计的开发与市场角度已经非常成熟，广泛应用于工业控制、智能手机、平板电脑等各类芯片中。
数字后端流程一【Design_Compile】实例笔记
DC 综合DC 又称为设计综合将设计的RTL代码综合成门级网表的过程。
在DC 流程中一般要经过以下几个步骤，以项目A为例做如下分析：1】在项目子目录下创建DC文件夹，在DC文件夹下分别创建db in lib_syn log netlist rpt和script 文件夹以及一个makefile 文件用来运行DC 脚本。
2】第二步就是复制相应工艺技术库文件到lib_syn ，一般有2种文件各3个分别包括了typical worst 和best情况，一类是db，文件一类是lib 文件也可以在lc_shell 下读取lib 得到相应的db文件。
3】第三步将需要综合的设计RTL代码（V erilog 文件）复制到in 文件夹4】第四步在script 创建综合脚本，脚本创建过程将在后面介绍5】第五步编写运行脚本的makefile 文件6】第六步运行脚本而后查看综合报告，是否有违例现象出现，如果有修改脚本加以修复直到最终通过设计。
注意另外的几个文件夹作用db文件夹存放DC综合生成的项目db文件，综合网表输出到netlist 文件夹，综合程序运行报告存放在log文件夹中，而综合结果的数据报告则存放在rpt 文件夹中。
DC脚本的编写（A.scr）DC综合脚本基本上有几大部分组成1】定义综合环境中命名规则(分别对net cell port 命名)define_name_rules verilog –casesensitivedefine_name_rules verilog –type net –allowed “a-z A-Z 0-9 _ ” \-first_restricted “ _ 0-9 N ”\-replacement_char “_” \-prefix “n”define_name_rules verilog –type cell –allowed “a-z A-Z 0-9 _ ” \-first_restricted “ _ 0-9 ”\-replacement_char “_” \-prefix “u”define_name_rules verilog –type port –allowed “a-z A-Z 0-9 _ ” \-first_restricted “ _ 0-9 ”\-replacement_char “_” \-prefix “p”2】综合环境的建立指明库所在的位置Search_path = { lib_syn/db }指定综合所需目标库一般选用最恶劣情况worst 库作目标库target_library = { slow.db}创建链接库,链接库中包括了一些已经做好的设计和子模块，又包括了当前设计的目标库是设计实例化时所用的库文件link_library = { “ * ” , slow.db } + synthetic_library在上述的环境建立所需的各类库中，一般有生产商提供目标库，库中的各类cell用于逻辑映射，链接库则包括了目标库，还包括其他一些以前设计实例基本单元，我们门级网表实例化元件和单元都来自于它。
精选数字电路版图设计及标准单元技术补充
网格式布线系统要求的库设计规则
二、高度固定，宽度可变如果库中的每一个门高度不同，就会导致版图中的电源线布线混乱。最小单元高度的确定：通过模拟得到的晶体管尺寸，以及库的网格来决定。一般来说，所选择的高度要略大于这个最小高度。这种技术在模拟版图设计中也经常使用。
网格式布线系统要求的库设计规则
网格式布线系统要求的库设计规则
9、静夜四无邻，荒居旧业贫。。10、雨中黄叶树，灯下白头人。。11、以我独沈久，愧君相见频。。12、故人江海别，几度隔山川。。13、乍见翻疑梦，相悲各问年。。14、他乡生白发，旧国见青山。。15、比不了得就不比，得不到的就不要。。。16、行动出成果，工作出财富。。17、做前，能够环视四周；做时，你只能或者最好沿着以脚为起点的射线向前。。9、没有失败，只有暂时停止成功！。10、很多事情努力了未必有结果，但是不努力却什么改变也没有。。11、成功就是日复一日那一点点小小努力的积累。。12、世间成事，不求其绝对圆满，留一份不足，可得无限完美。。13、不知香积寺，数里入云峰。。14、意志坚强的人能把世界放在手中像泥块一样任意揉捏。15、楚塞三湘接，荆门九派通。。。16、少年十五二十时，步行夺得胡马骑。。17、空山新雨后，天气晚来秋。。9、杨柳散和风，青山澹吾虑。。10、阅读一切好书如同和过去最杰出的人谈话。11、越是没有本领的就越加自命不凡。12、越是无能的人，越喜欢挑剔别人的错儿。13、知人者智，自知者明。胜人者有力，自胜者强。14、意志坚强的人能把世界放在手中像泥块一样任意揉捏。15、最具挑战性的挑战莫过于提升自我。。16、业余生活要有意义，不要越轨。17、一个人即使已登上顶峰，也仍要自强不息。
标准单元技术
一般用于数字版图设计。单元库中的标准单元按照一定的规则进行设计，以便可以堆积在一起（像积木一样）形成逻辑电路。
数字集成电路复习必备知识点总结
1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。
2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。
等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。
3.摩尔定律”其主要内容如下：集成电路的集成度每18个月翻一番/每三年翻两番。
摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献:（1）特征尺寸不断缩小，大约每3年缩小 1.41倍；（2）芯片面积不断增大，大约每3年增大 1.5倍；（3）器件和电路结构的改进。
4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。
5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。
直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。
6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平7. 单位增益点.在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dVout/dVin=1的点8. “闩锁”现象在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因此它处于截止状态。
但在一定的外界因素触发下，例如由电源或输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就会出现很大的导通电流。
只要外部信号源或者Vdd和Vss能够提供大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象9. 延迟时间：T pdo ——晶体管本征延迟时间；UL ——最大逻辑摆幅，即最大电源电压；Cg ——扇出栅电容(负载电容)；Cw ——内连线电容；Ip ——晶体管峰值电流。
数字集成电路后端设计简历模板
数字集成电路后端设计简历模板随着数字电子产品的不断发展，数字集成电路后端设计工程师成为了电子行业中不可或缺的重要角色。
作为数字集成电路后端设计工程师，必须具备扎实的电子学和数字电路知识，熟练掌握EDA工具，具备良好的团队合作和沟通能力，能够针对项目需求进行电路设计和验证，为电子产品的研发提供技术支持。
下面是一个数字集成电路后端设计工程师的简历模板，希望能够为求职者提供参考。
一、个人信息尊称：XXX性别：男/女学历：本科/硕士/博士专业：电子信息工程/集成电路设计与集成系统毕业院校：XXX大学通信方式：手机/电流信箱二、教育背景1. 本科/硕士/博士就读学校：XXX大学2. 主修专业：电子信息工程/集成电路设计与集成系统3. 获得学位：本科学士/硕士研究生/博士研究生4. 在校经历：获得过国家奖学金/获得过优秀毕业生称号/担任过学生会干部三、项目经历1. 项目名称：数字集成电路后端设计项目描述：负责XXX芯片的后端设计与验证工作工作内容：使用EDA工具完成电路原理图绘制和版图设计，进行时序分析和功耗优化，参与验证测试和故障分析取得成果：成功实现XXX芯片的设计与验证，并投入生产使用2. 项目名称：数字信号处理芯片设计项目描述：参与XXX系列数字信号处理芯片的设计与优化工作内容：参与电路架构设计和功能模块拓展，完成时序闭环和时钟树设计，协助仿真验证和性能评估取得成果：提高了XXX系列芯片的性能和稳定性，获得了公司的技术创新奖四、技能专长1. 扎实掌握数字电路原理和逻辑设计基础知识2. 熟练使用Verilog/VHDL等HDL语言进行电路的RTL描述和综合3. 精通EDA工具，如Cadence/Mentor/Synopsys等，熟练使用Design Compiler等工具进行综合和布局布线4. 熟悉时序分析，功耗优化和故障分析等后端设计相关技术5. 具备良好的团队协作和沟通能力，能够与项目组成员高效配合，完成项目任务五、实习经历1. 公司名称：XXX科技有限公司实习岗位：数字集成电路后端设计工程师实习描述：参与XXX系列芯片的后端设计与验证工作，完成时序分析和布局布线优化实习成果：成功独立完成了一个芯片的布局设计，并取得了良好的性能指标2. 公司名称：XXX集成电路设计研究所实习岗位：数字电路设计工程师实习描述：参与数字信号处理芯片的电路设计和验证工作，完成功能模块的逻辑设计和仿真验证实习成果：熟练掌握了数字电路设计流程，为后续工作打下了坚实的基础六、获奖情况1. 获得XXX大学优秀毕业生称号2. 获得XXX科技有限公司年度优秀员工奖3. 获得XXX大学“三好学生”称号4. 参与完成XXX项目，获得公司技术创新奖七、自我评价本人作为一名数字集成电路后端设计工程师，具备扎实的数字电路和EDA工具应用能力，有丰富的项目经验和团队合作经历。
数字电路后端设计中的一些概念
天线效应：小尺寸的MO S管的栅极与很长的金属连线接在一起，在刻蚀过程中, 这根金属线有可能象一根天线一样收集带电粒子, 升高电位, 而且可以击穿MO S管的栅氧化层, 造成器件的失效。
这种失效是不可恢复的。
不仅是金属连线, 有时候多晶硅也可以充当天线。
这里的导体面积A r e a m e t a l是指从MO S管的输入端开始算起, 直至到达该回路最顶层金属线之下的所有金属互连线( N i ,j , i 为互连节点所属的金属层号,j 为金属层上的互连节点编号) 的面积总和。
在这些金属互连线上将会累积电荷并导致输入端MO S管栅氧化层出现可能被击穿的潜在危险。
而顶层金属线之下连至输出端晶体管栅极的金属线并不会被计算在内, 这是因为在芯片的制造过程中其上多余的游离电荷可以通过低阻的输出端MO S管顺畅泻放。
同理,顶层金属线也不会对A R的值做出任何贡献, 因其最后被刻蚀完成的同时, 就标志着从输入MO S管到输出MO S管的通路正式形成, 多余的电荷此时全部可以通过输出端得到泻放。
栅氧化层面积A r e a g a t e 则是指各个输入端口所连接到的不同晶体管( G K ) 的栅氧化层的面积总和。
以图1所EM（电迁移）：电迁移是指金属材料中存在大电流的情况下，金属离子在电流作用下出现宏观移动的现象，日常生活中的家用电线等金属导线由于没有良好的散热能力，稍大的电流强度就会导致保险丝熔断而断路，因而从不出现电迁移现象。
集成电路芯片中的金属连线则不同：它们有良好的散热环境，通常能够承受高达105A/cm2（约为普通家用电线承受极限的100倍）以上的电流强度和由此导致的大约1000C的高温。
在高温下，金属离子变得“活泼”了，大量电子的猛烈撞击就很容易推动它们发生宏观迁移，这种迁移现象是电流造成的，因而称为电迁移。
在集成电路芯片中出现电迁移时，金属离子会在阳极附近堆积，严重时会形成小丘或突起，同时，在阴极附近的导线内出现空洞，见下图：一一个芯片从开始正常工作到发生互连线电迁移失效为止的时间段称为其电迁移寿命。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
LAYOUT gds2
对功能，时序，制造参数进行检查
TAPE-OUT
数字前端设计流程
RTL file 综合
布局布线前静态时序分析
形式验证
NO
Meet requirements？
YES
NETLIST
整个ASIC设计流程都是一 个迭代的流程，在任何一步 不能满足要求，都需要重复 之前步骤，甚至重新设计 RTL代码。
数字后端设计流程-5 布局
Astro是一个grid based软件，grid 分为 placement grid和routing grid.
Placement grid就是所谓的unitTile, unitTile 为 一个row的最小单位，standard cell 就是摆放在 row上面，起摆放位置须对齐每个unitTile的边缘， 因此每个standardcell都必须是同一高度。
数字后端设计流程-3
ASTRO布局布线流程
数字后端设计流程-3
ASTRO布局布线流程
数字后端设计流程-4 布图
布图步骤主要完成宏单元的放置，电源规划以及 PAD的摆放，布图影响到整个设计的绕线难易以 及时序收敛。
数字后端设计流程-4 布图
这是一个小电路，电源 规划比较简单，对于一 个复杂的电路，还需要 横竖添加stripes，降低 IRdrop。
PT Hercules
Caliber Virtuoso
基于standcell的ASIC设计流程
算法模型 c/matlab code
Standcell library
RTL HDL vhdl/verilog
综合工具根据基本单元库的功能-时序模型，将行 为级代码翻译成具体的电路实现结构
NETLIST verilog
Concept + Market Research
Architechtural specs & RTL coding
RTL simulation
Logic Synthesis,Optimization & Scan Insertion
Formal Verification (RTL vs Gates)
Formal Verification (ECO Netlist vs
CT Inserted Netlist)Post-layout 源自TAPower check
Timing OK? Yes
Tape Out
DC MODELSIM MBISTARCHITECT FORMALITY
PT
Astro AstroRail FORMALITY
数字后端设计流程-6 时钟树和复位树综合
时钟树和复位树综合为什么要放在APR时再做呢？ 在DC综合时并不知道各个时序元件的布局信息，时钟 线长度不确定。 DC综合时用到的线载模型并不准确。
数字后端设计流程-7 布线
布线是指在满足工艺规则和布线层数限制、线宽、 线间距限制和各线网可靠绝缘的电性能约束的条件下， 根据电路的连接关系将各单元和I/O Pad用互连线连接起 来，这些是在时序驱动(Timing driven ) 的条件下进行的， 保证关键时序路径上的连线长度能够最小。
pitch pitch pitch pitch pitch pitch pitch pitch
= 0.41 = 0.46 = 0.41 = 0.46 = 0.41 = 0.46 = 0.41 = 0.96
数字后端设计流程-8 布线
数字后端设计流程-8 布线
数字后端设计流程-8 布线
第一步 全局布线
数字后端版图设计
基于standcell的ASIC设计流程
数字前端设计。以生成 可以布局布线的网表为 终点。
数字后端设计。以生成 可以可以送交foundry 进行流片的GDS2文件 为终点。 术语： tape-out—提交最终 GDS2文件做加工； Foundry—芯片代工厂， 如中芯国际。。。
No No
布线工具会自动进行布线拥塞消除、优化时序、减 小耦合效应、消除串扰、降低功耗、保证信号完整性等 问题。
数字后端设计流程-8 布线
Layer "METAL1" Layer "METAL2" Layer "METAL3" Layer "METAL4" Layer "METAL5" Layer "METAL5" Layer "METAL7" Layer "METAL8"
模拟电路设计的迭代次数甚 至更多。。。
数字后端设计流程-1
目前业界广泛使用的APR(Auto Place And Route)工具有： Synopsys公司的ASTRO Cadence公司的Encounter
可以参考QUARTUS II的FITTER学习。
数字后端设计流程-2
哪些工作要APR工具完成？ 芯片布图（RAM,ROM等的摆放、芯片供电网络配置、 I/O PAD摆放） 标准单元的布局 时钟树和复位树综合 布线 DRC LVS DFM（Design For Manufacturing)
Global route 进行时，整个芯片会被切割成一块块的global routing cell (GRC)，其目的在于建立一个绕线的蓝图。对于每个GRC，Astro会去计 算包含其中且可以使用的wire track，根据这些信息选择绕线要经过的 GRC。如图所示，有一个以X为起点Y为终点的连接需要绕线，考虑到 blockage和congestion的状况后，选择了变化4、9、14、19、24、23、 22、21、16的GRC来绕线。
Pre-layout STA
Timing OK? Yes
Floorplanning & Placement,
CT Insertion Formal Verification (Scan Inserted Netlist
vs CT Inserted Netlist)
Auto Routing
DRC,LVS,ECO
数字后端设计流程-5 布局
一般来说cell面积的占有率控制在70%左右， 布线的时候不会引起拥塞。
数字后端设计流程-5 时钟树和复位树综合
时钟树综合的目的： 低skew 低clock latency
数字后端设计流程-5 时钟树和复位树综合
芯片中的时钟网络要驱动电路中所有的时序单元，所以 时钟源端门单元带载很多，其负载延时很大并且不平衡， 需要插入缓冲器减小负载和平衡延时。时钟网络及其上 的缓冲器构成了时钟树。一般要反复几次才可以做出一 个比较理想的时钟树。