数字IC芯片设计
热完整性：低功耗IC数字设计必备的技术
热完整性：低功耗IC数字设计必备的技术在本年度的设计自动化大会上，新老供给商都争相推出功率设计工具，旨在为数字IC设计师提供评估功耗的一种更好方法。
要点O泄漏的功耗随温度呈指数增长。
O在90nm工艺结点上，泄漏占总功耗的25%"45%o在65nm 工艺时，泄漏占总功耗50%~70%。
O片上温度会影响时序。
温度每增加15C,延迟会增加约IO(T15%。
O随着温度增加，EM也会呈指数增长，使产品寿命降低四倍。
O电阻与温度呈线性关系，会影响IR降。
15。
C的温度变化会使电阻值增加10%oO时钟门控与多线程CMOS加剧了片上的热量变化。
过去三年以来，芯片设计师对IC功率管理的关注已经从原先的第三位跃到了第一位，特别是对那些便携系统应用中ASIC和SoC的设计师而言，情况更是如此。
于是，在今年六月美国加州AnaheinI举行的设计自动化大会(DAC)上初次亮相了许多功率工具。
专家们称，若要真正控制晶体管泄漏(这种泄漏占系统功耗的比重越来越大)，就必须先了解自己设计的热效应，以及它们对数字IC时序与可靠性的影响。
专家们声称，一旦准确计算出了芯片的发热量，就可以使自己的设计最大限度地具备正确的功耗、性能和可靠性。
如果你正采用90nm或13OnnI工艺的几何尺寸开展设计，就会明白IC功率管理是一个大问题。
有几家EDA公司开发了一些估算有效功耗的工具，有效功耗是通过正常运行而计算出的系统消耗的能量。
有些供给商也已经开发了试图说明泄漏功率的工具，这是系统处于待机模式时晶体管泄漏的功率。
泄漏在0.13mm工艺时就是一个问题，当设计进入90nm和65nm工艺时愈加严重。
专家们认为，没有准确的热分析，设计师就无法考虑泄漏问题以及IC功耗。
Apache设计方案公司总裁兼CEOAndrewYang说：“随着温度上升，泄漏会呈指数增加。
TSMC（台积电）公司推测，泄漏要消耗50%的总功率。
我们已经向用90nm硅片实现设计的客户询问过此问题，他们的答案是泄漏要消耗25%〜40%的功率。
第三章 数字IC系统的RTL级设计
.D6 (RAM3_D2), .A5 (RAM3_A1), .A6 (RAM3_A2),
module TOP ( … BIST U1 ( .D1 (RAM1_D1), .D2 (RAM1_D2), .A1 (RAM1_A1), .A2 (RAM1_A2)),
U3 ( .D1(RAM3_D1), .D2 (RAM3_D2), .A1 (RAM3_A1), .A2 (RAM3_A2),
采用 if…else 结构
module single_if ( a, b, c, d, sel ) input a, b, c, d; input[3:0] sel; output z; reg z; always @( a or b or c or d or sel ) begin z = 0;
二、同步电路的设计要求
• 寄存器的结构
• 寄存器的结构
寄存器的功能
• 建立时间与保持时间
• recovery/removal
§2 几个典型问题的处理
• • • • • 状态机设计 多时钟域的处理 时钟切换问题 时延问题 布线问题
一、状态机的设计
状态机的分类： • Mealy模型 • Moore模型
//状态寄存器，时序逻辑
always @ ( posedge clk or negedge rst_n ) if ( ! rst_n ) state <= IDLE; else state <= next;
//新状态产生，组合逻辑
Always @ ( state or go or ws ) begin next = 2’bx; case ( state ) IDLE: if (go ) next = READ; else next = IDLE; READ: next = DLY; DLY: if ( ws ) next = READ; else next = DONE; DONE: next = IDLE; endcase end
集成电路(IC)设计完整流程详解及各个阶段工d具简介
IC设计完整流程及工具IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。
前端设计的主要流程：1、规格制定芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。
2、详细设计Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。
3、HDL编码使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。
4、仿真验证仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。
看设计是否精确地满足了规格中的所有要求。
规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。
设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。
仿真验证工具Mentor 公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL 级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。
该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。
5、逻辑综合――Design Compiler仿真验证通过，进行逻辑综合。
逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。
综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。
逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。
所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。
一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler，仿真工具选择上面的三种仿真工具均可。
数字IC设计笔试面试经典100题
1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。
改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
3：时序设计的实质：时序设计的实质就是满足每一个触发器的建立/保持时间的要求。
4：建立时间与保持时间的概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。
5：为什么触发器要满足建立时间和保持时间？因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。
这就是为什么要用两级触发器来同步异步输入信号。
这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。
（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。
一文解析IC设计工程师就业前景、发展方向(RFIC、模拟IC、数字IC)
一文解析IC设计工程师就业前景、发展方向（RFIC、模拟IC、数字IC）本文首先介绍了ic设计行业发展现状及工程师工作的内容，其次介绍了IC 设计工程师就业前景及发展方向的探究，最后阐述了如何才能成为一个优秀的ic设计工程师。
IC设计行业发展现状IC设计处于集成电路产业的龙头地位，对产业整体的发展起着带动作用。
到2010年中国半导体市场将占世界总需求量的6%，位居全球第四。
未来几年内中国芯片生产有望每年以魂2%的速度递增，这大大高于全球10%的平均增长速度。
目前，中国现有400多所高校设置了计算机系，新近又特批了51所商业化运作的软件学院。
但这些软件学院和计算机系培养的是程序员。
中国目前只有十来所大学能够培养IC设计专业的学生。
因此工C设计专业人才处于极度供不应求的状态。
可以这样说，这正是我国很大程度上没有足够的IC卡设计人才的根源。
IC设计工程师工作内容负责数字电路的规格定义、RTL代码编写、验证、综合、时序分析、可测性设计；负责进行电路设计、仿真以及总体布局和修改；制作IC芯片功能说明书；负责与版图工程师协作完成版图设计；提供技术支持。
ic设计工程师职业前景ic设计工程师不是越老前景越差，反而随着高科技的发展，越来越吃香。
集成电路是信息产业的核心技术之一，是实现把我国信息产业做大做强的战略目标的关键。
近期发布的“国家中长期科学和技术发展规划纲要”和“国民经济和社会发展第十一个五年规划纲要”，都把大力发展IC技术和产业放在突出重要的位置，因此IC设计工程师的前途光明。
全球对半导体芯片的需求量迅猛增长，中国也正加入这一供给行列中。
对于中国而言，芯片生产不仅是创利的途径，也是走入高科技经济的一条捷径。
如今，大陆80%的半导体依赖进口，但企业们正努力开发、生产能参与世界竞争的芯片。
作为这个行业的后来者，。
IC设计流程课件
综合（Synthesis）
门级验证（Gate-level Verification）
后端设计（Back-end Design）
电路参数提取（Circuit Extraction）
版图后仿真（Post-layout Simulation）
物理
生产（Manufacture） 测试（Test）
数据形式与工具
目前DC可称作ASIC业界最流行的综合工具和 实际标准
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西安邮电学院ASIC中心
静态时序分析工具
CMOS集成电路版图
静态时序分析技术是一种穷尽分析方法，可以 提取整个电路的所有时序路径，且不依赖于激 励，运行速度很快，占用内存很少，适合进行 超大规模的片上系统电路的验证，可以节省多 达20%的设计时间，但是静态时序分析存在的 问题在于不了解电路的动态行为。
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西安邮电学院ASIC中心
版本管理工具
CMOS集成电路版图
在芯片开发流程中，文档、代码、网表 、工具配置脚本、工艺库甚至EDA工具本 身都在不断变更，版本控制的重要性日益 凸显。
常用的版本管理工具有CVS、Subvision 等，都包括windows和linux等版本。
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IC设计流程课件
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数字IC设计的流程
CMOS集成电路版图
逻辑
流程
需求分析（Requirement）
算法设计（Algorithm Optimization）
结构设计(Architecture Exploration)
RTL设计（RTL Design）
RTL验证（RTL Verification）
数字ic设计流程与模拟IC
数字ic设计流程与模拟IC1. 首先是使用HDL语言进行电路描述，写出可综合的代码。
然后用仿真工具作前仿真，对理想状况下的功能进行验证。
这一步可以使用Vhdl或Verilog作为工作语言，EDA工具方面就我所知可以用Synopsys的VSS（for Vhdl）、VCS（for Verilog）Cadence的工具也就是著名的Verilog-XL和NC Verilog2.前仿真通过以后，可以把代码拿去综合，把语言描述转化成电路网表，并进行逻辑和时序电路的优化。
在这一步通过综合器可以引入门延时，关键要看使用了什么工艺的库这一步的输出文件可以有多种格式，常用的有EDIF格式。
综合工具Synopsys的Design Compiler，Cadence的Ambit3，综合后的输出文件，可以拿去做layout，将电路fit到可编程的片子里或者布到硅片上这要看你是做单元库的还是全定制的。
全定制的话，专门有版图工程师帮你画版图，Cadence的工具是layout editor单元库的话，下面一步就是自动布局布线,auto place & route，简称apr cadence的工具是Silicon Ensembler,Avanti的是Apollo layout出来以后就要进行extract,只知道用Avanti的Star_rcxt,然后做后仿真，如果后仿真不通过的话，只能iteration，就是回过头去改。
4,接下来就是做DRC,ERC,LVS了,如果没有什么问题的话，就tape out GDSII格式的文件，送制版厂做掩膜板，制作完毕上流水线流片，然后就看是不是work 了做DRC,ERC,LVSAvanti的是Hercules,Venus,其它公司的你们补充好了btw:后仿真之前的输出文件忘记说了，应该是带有完整的延时信息的设计文件如：*.VHO,*.sdfRTL->SIM->DC->SIM-->PT-->DC---ASTRO--->PT----DRC,LVS--->TAPE OUT1。
数字IC设计
数字IC设计数字IC设计是指采用数字电路元件和技术，在符合设定功能要求的基础上，实现指定功能的集成电路设计。
数字IC设计是集成电路设计的一个重要分支，该设计应用面广，广泛应用于通信、计算机、工业、家用电器等领域中。
本文将从数字IC设计的概念、发展历程、设计方法、常用的设计工具等方面进行探讨。
一、数字IC设计的概念数字IC设计是指使用数字电路元件及技术，在设定的功能要求的前提下，实现指定功能的集成电路的设计。
数字IC设计是由组合逻辑、时序逻辑、存储器等数字电路元件构成的。
数字IC设计的核心是实现数字电路设计的复杂性，在各种复杂的应用领域中，进行数字电路系统的快速设计和优化。
数字IC设计的关键是实现函数逻辑关系的描述和形式化，使用数字语言，对电路系统的逻辑关系进行严格的描述和方便化的实现。
数字IC设计具有复杂性、可扩展性、可靠性、精度高、功耗低等特点。
二、数字IC设计的发展历程数字IC设计发展历程从20世纪60年代开始，到今天数十年来经历了从基础到高级的一系列发展过程。
其中有一些重要的里程碑事件，大大促进了数字IC设计的发展。
早期的数字IC设计是使用硬件直接链接模拟电路实现，其设计过程比较简单，如模拟计算器。
1971年，美国Texas Instruments公司推出了世界上第一款集成电路计算器TMS0100，该计算器采用了数字IC设计技术进行实现。
在此之后，数字IC设计开始迎来了快速的发展，人们越来越依赖集成电路和数字IC设计技术带来的方便和高效性。
20世纪80年代，数字IC的设计和制造技术日趋成熟，数字IC的速度和芯片的集成度愈加高。
随着数字IC设计技术的不断提高和发展，出现了大规模集成（LSI），超大规模集成（VLSI）和超高规模集成（UHVSI）等技术，这一系列的技术标志着数字IC设计的进一步发展。
21世纪以来，数字IC设计技术与微电子技术的迅速发展，尤其是3D器件、功能扩张技术和生物微型芯片等的出现，有力地推动了数字IC设计技术向更为高级、复杂和智能方向发展，以应对日益复杂的计算和控制技术需求。
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Logic Synthesis,Optimization & Scan Insertion
No No
Formal Verification (RTL vs Gates)
Pre-layout STA
Timing OK? Yes
Floorplanning & Placement,
CT Insertion
Formal Verification (Scan Inserted Netlist
vs CT Inserted Netlist)
Auto Routing
DRC,LVS,ECO
Formal Verification (ECO Netlist vs
CT Inserted Netlist)
• LVS：Layout Versus Schematic ，版图电路图一致性检查。
APR(Auto Place And Route,自动布局布线)
布局布线主要是通过EDA工具来完成的
• 芯片布图（RAM,ROM等的摆放、芯片供电网络配置、 I/O PAD摆放）
• 标准单元的布局 • 时钟树综合 • 布线 • DFM（Design For Manufacturing)
Post-layout STA
Power check
Timing OK? Yes
Tape Out
DC MODELSIM MBISTARCHITECT FORMALITY
PT
Astro AstroRail FORMALITY
PT Hercules Caliber Virtuoso
数字IC设计流程
算法模型 c/matlab code
Timing Constraint） 整个ASIC设计流程都是一个迭代的流程，在 任何一步不能满足要求，都需要重复之前步 骤，甚至重新设计RTL代码。
模拟电路设计的迭代次数甚至更多。。。
前端工具
• 仿真和验证 1. QUATURS II 2. Cadence的Incisive：就是大家最常用的nc_verilog,
Standcell library
RTL HDL vhdl/verilog
综合工具根据基本单元库的功能-时序模型，将行 为级代码翻译成具体的电路实现结构
NETLIST verilog
LAYOUT GDSII
布局布线工具根据基本单元库的时序-几何模型， 将电路单元布局布线成为实际电路版图
对功能，时序，制造参数进行检查
• 综合：
将RTL级设计中所得的程序代码翻译成 实际电路的各种元器件以及他们之间的 连接关系，可以用一张表来表示，称为 门级网表（Netlist）。
• STA（Static Timing Analysis，静态时 序分析）：套用特定的时序模型（ Timing Model），针对特定电路分析 其是否违反设计者给定的时序限制（
• 5、creat power ring
在power里选择power planing→add rings会弹出add ring对话框
TAPE-OUT
前端设计(RTL to Netlist)
RTL Code
风格代码检查
代码修改
功能仿真
逻辑综合 成功？
约束修改
N
综合后仿真
成功？
N
STA
成功？
N
Netlist 后端
• RTL（Register Transfer Level）设计
利用硬件描述语言，如verilog，对电路 以寄存器之间的传输为基础进行描述
nc_sim, nc_lauch,verilog-xl的集合 。 • 综合 1. Synopsys的DC 2. Cadence的RTL Compliler号称时序，面积和功耗都优
于DC，但是仍然无法取代人们耳熟能详的DC. 3. BuildGates ：与DC同期推出的综合工具，但是在国内
基本上没有什么市场，偶尔有几家公司用。 4. 启动命令：bg_shell –gui&
后端设计（Netlist to Layout）
Netlist
ARP
Extrat RC N
STA 成功？
DRC 成功？
N
Layout Edit
LVS
成功？
N
后仿真
• APR:Auto Place and Route,自动 布局布线
• Extract RC:提取延时信息
• DRC：Design Rule Check，设 计规则检查。
4、布图规划floorplan
一开始有默认值，但我们需要对自动布局的结果进来手 工调整。 Floorplan→specify Floorplan 我们需要芯片具体的尺寸要求改变里面的数值。 将Ratio(H/W) 改为1 将core utilization改为0.5 将core to left /right/top/bottom 改为10
模拟?
OR
数字?
数字IC设计流程
数字IC设计流程
制定芯片的具体指标 用系统建模语言对各个模块描述 RTL设计、RTL仿真、硬件原型验证、
电路综合 版图设计、物理验证、后仿真等
具体指标
•制作工艺 •裸片面积 •封装
•速度 •功耗
•功能描述 •接口定义
前端设计与后端设计
数字前端设计（front-end） 以生成可以布局布线的网 表(Netlist)为终点。
数字后端设计（ back-end ） 以生成可以可以送交 foundry进行流片的GDS2 文件为终点。 术语： tape-out—提交最终GDS2 文件做加工； Foundry—芯片代工厂，如 中芯国际。。。
Concept + Market Research Architechtural specs & RTL coding
➢ 网表文件：bin/accu_synth.v
➢ 约束文件：bin/accu.sdc
➢ 时序库： hjtc18_ff.lib hjtc18_ss.lib hjtc18_tt.lib
➢ IO约束文件：bin/accu.io
Import design
• 3、在advanced的power里添加 VDD GND
APR工具
APR
工具
Synopsys
ASTRO
Cadence
Encounter
布局布线流程
IO，电源和地的布置
指
布线
ENCOUTER布局布线设计流程
1、登录服务器，进入终端，输入：encounter ，进入soc encounter
2、调入门级网表和库