QuartusII中FPGA管脚的分配策略
FPGA管脚问题
FPGA管脚问题1、【问题】Pin Planner 的使⽤问题：在QuartusII 7.2 ，时序仿真都通过，但是，⼀旦使⽤Pin Planner设定引脚后，时序仿真就发⽣变化，与功能仿真结果不⼀致，不是理想的结果。
使⽤Pin Planner时要注意些什么问题呢？【解答】如果在没有设定引脚时就进⾏时序仿真，那么在后仿真就会不准确。
因为当设定引脚以后，需要重新进⾏布局布线，这和没有设定引脚是不同的，因此，布线的改变⾃然会影响到时序的改变。
通常的做法是：先做好所有的设定，⽣成⽹表⽂件和延时⽂件，再加上激励⽂件进⾏仿真，这个时候的仿真结果是最接近实际情况的。
通常的pin设定没有特定要求，差分信号是成对的。
所以请不要搞错。
时钟信号尽量使⽤专⽤的时钟引脚；普通I/O没有什么限制，做好时序约束就可以了。
2、【问题】怎样配置cyclone FPGA的管脚功能？【解答】FPGA芯⽚的引脚分为好多类，有通⽤IO，有时钟⽹络，有复位⽹络，这些引脚的具体功能是在布线时由⽤户选择的。
你可以⾃由的配置这些引脚的功能，但最好根据芯⽚的数据⼿册进⾏选择，如将时钟配置到专⽤时钟引脚上，将复位配置到专⽤复位引脚上，否则会影响最终的布线结果。
3、【问题】分配fpga管脚时该怎么选择，引脚有什么属性需要考虑，quartus2中引脚有⼏个属性：Reserved，Group，I/O Bank,Vref Group,I/O standard( 3.3-V LVTTL(default) )分别是什么意思，要怎么设置？【解答】⾸先说IO standard：这个是⽤于⽀持对应不同的电平标准。
FPGA IO⼝的电压由IO bank上的VCC引⼊。
⼀个bank上引⼊3.3V TTL电平，那么此时整个bank上输出3.3V 的TTL电平。
设置这个第⼀是为了和current strength⼀起计算功率。
第⼆个是⽤于在IO⼝上加载正确的上拉/下拉电阻。
数字实验箱与QuartusII使用
选择 ，单击左键、右键可 以调整时间轴单位
用鼠标选择一段波形， 单击工具栏可以将选定波形设置为1、0 等
Quartus II 的使用 （4）设计文件的仿真
设置周期波形
单击
，分别将a, b, cin
的时间周期（Period）设置
成20, 40, 80（ms）。
从全加器真值表可以看出，a,b,cin具有二倍 关系，可以选中其中一个输入管脚
拨码开关拨到上方，对应的发光管 点亮，电路送给FPGA高电平
拨码开关
EP2C5 I/O管脚
BM1 95
BM2 96
BM3 BM4 BM5 BM6
97
99 101 102
BM7 103
BM8 104
数字电路实验箱的使用 （3）彩灯电路与EP2C5管脚连接对照表
行 红（R） 黄（Y） 绿（G）
EP2C5的I/O管脚 列 EP2C5的I/O管脚
如：在Name栏输入xor 点击OK
S = A XOR B XOR Cin Co = A XOR B Cin + A B
Quartus II 的使用 （2） 建立图形文件 …
双击空白处后分别输入
xor
异或门
and2
与门
or2
或门
input
输入管脚
output
输出管脚
注：输入与门/或门时要注明 有几个输入管脚
S
0
0
0
0
0
0
0
1
0
1
0
1
0
0
1
0
1
1
1
0
1
0
0
0
1
《FPGA系统设计》实验报告》QuartusII软件入门并设计1位半加器
《FPGA系统设计》实验报告》QuartusII软件入门并设计1位半加器
一、设计任务
1、熟悉ALTERA公司EDA设计工具软件QuartusII。
2、熟悉EDA实验箱。
3、学习QuartusII软件。
4、在QuartusII软件中使用原理图输入法设计并实现一个1位半加器。
二、设计过程
1、半加器的设计：电路是指对两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路。
是实现两个一位二进制数的加法运算电路。
2、半加器表达式：进位：co=a and b
和：so=a xnor (not b)
3、半加器原理图、如下：
图1.1 半加器原理图
1.行为描述程序
2．数据流描述程序
3.结构体描述程序
图1.2 半加器实验操作图4、真值表
表1.1 半加器真值表
5、引脚分配图
图1.3 引脚分配图
6、调试过程
将99脚和98脚接到拨码开关，87脚和86脚接发光二极管，当开关全拨至1或全拨至0不亮，反之会亮。
三、总结
通过这次实验，我学会了用VHDL语言实现半加器功能，掌握Quartus‖软件输入设计流程，本次实验我分别用实验箱上的开关K1、K2作为半加器两输入A、B;分别用LED灯LED1、LED2作为半加器的两个输出端S、C。
实验时将实验箱的拨动开关拨向下时为低电平“0”。
拨向上时为高电平“1”，LED高电平时灯亮，低电平时灯灭。
其结果均符合半加器的真值表。
QuartusII中FPGA的管脚分配保存方法
Quartus II中FPGA的管脚分配保存方法一、摘要将Quartus II中FPGA管脚的分配及保存方法做一个汇总。
二、管脚分配方法FPGA 的管脚分配，除了在QII软件中，选择“Assignments ->Pin”标签（或者点击按钮），打开Pin Planner，分配管脚外，还有以下2种方法。
方法一：Import Assignments步骤1：使用记事本或类似软件新建一个txt文件（或csv文件），按如下格式编写管脚分配内容（不同的开发版，其内容也不同，本文以我使用的DIY_DE2开发板为范例）。
【这种方式格式最为简单】注意：To和Location两个关键字中间有一个半角逗号。
图1 pin.txt步骤2：在QII软件中，选择“Assignments -> Import Assignments”。
如图所示，导入xxx.txt或者xxx.csv文件即可图2 导入pin.txt步骤3：在QII软件中，选择“Assignments -> Pin”标签（或者点击按钮），打开Pin Planner，验证管脚是否分配正确。
图3 验证管脚是否分配正确方法二：导入source xxx.tcl文件步骤1：在QII软件中，使用“Assignments -> Remove Assignments”标签，移除管脚分配内容，以确保此次操作，分配的管脚没有因为覆盖而出现错误的情况。
图4 Remove Assignments注：在未执行任何管脚分配操作新工程中，可跳过步骤1。
步骤2：使用记事本或类似软件新建一个tcl文件，按如下格式编写管脚分配内容（不同的开发版，其内容也不同，本文以我使用的DIY_DE2开发板为范例）。
注意关键字set_location_assignment和-to的用法。
图5 pin.tcl步骤3：执行pin.tcl方法1：在QII软件中，使用“View -> Utility Windows -> Tcl Console”标签，打开Quartus II Tcl Console。
Quartus-II中FPGA管脚的分配策略
Quartus II中FPGA管脚的分配策略编写：***校核：审核：二〇一年月日目录目录 (I)QUARTUS II中FPGA管脚分配策略 (1)1.FPGA管脚介绍 (1).电源管脚 (1).配置管脚 (2).普通I/O管脚 (2).时钟管脚 (2)2.FPGA管脚分配方法 (3).P IN P LANNER方式 (3).I MPORT A SSIGNMENTS方式 (3).T CL S CRIPTS方式 (6).项目组统一使用方式 (8)3.编写FPGA管脚分配文件 (9).查看PDF格式的原理图 (9).查看P RJ PCB格式的原理图 (10)4.保存FPGA管脚分配文件 (11).T CL格式或CSV格式 (11).QSF格式 (11).项目组统一使用格式 (11)附录管脚类型说明 (12)Quartus II中FPGA管脚分配策略1.FPGA管脚介绍FPGA的管脚从使用对象来说可分为两大类：专用管脚和用户自定义管脚。
一般情况下，专用管脚大概占FPGA管脚数的20% ~ 30%，剩下的70% ~ 80%为用户自定义管脚。
从功能上来说可分为电源管脚、配置管脚、时钟管脚、普通I/O管脚等。
下面以Altera公司的Cyclone IV E系列芯片EP4CE30F23C8为例，如图1所示，芯片总共包含484个芯片管脚。
图中不同颜色的区域代表不同的Bank，整个芯片主要分为8个Bank，FPGA的各个管脚分布在不同的Bank中。
其中，三角形标记的管脚为电源管脚，正三角表示VCC，倒三角表示GND，三角内部的O表示I/O管脚电源，I表示内核电源。
圆形标记的管脚为普通用户I/O管脚，可以由用户随意使用。
正方形标记且内部有时钟沿符号的管脚为全局时钟管脚。
五边形标记的管脚为配置管脚。
图1 Wire Bond1.1.电源管脚FPGA通常需要两个电压才能运行，一个是内核电压，另一个是I/O电压。
每个电压通过独立的电源管脚来提供。
基于Quartus II的电路设计过程图文详解
基于Quartus II 7.2 的数字电路设计操作过程图解一．Quartus II 7.2 启动方法一、直接双击桌面上的图标，可以打开Quartus II 7.2 软件；方法二、执行：【开始】→【程序】→【Altera】→【Quartus II 7.2】→【Quartus II 7.2 TalkBack Install】菜单命令，可以打开软件。
启动软件后，若你的电脑没有连接到Internet互联网，会出现如下图所示的提示，提示你没有连接到Altera的官方网站，将无法获得更新的资源。
点击〖确定〗继续，因为这不影响软件的正常使用。
若你的电脑已经正常连接到Internet互联网，则在打开软件时就不会出现以上的提示，并且可以通过软件界面右下方的两个图标：，直接连接到Altera公司的官方网站，以便获取更多的信息和资源。
二．Quartus II 7.2软件界面Quartus II 7.2软件的默认启动界面如下图所示，由标题栏、菜单栏、常用工具栏、资源管理窗口、程序编译或仿真运行状态的显示窗口、程序编译或仿真的结果显示窗口和工程编辑工作区组成。
三．Quartus II 7.2软件使用1. 新建项目工程使用QuartusII7.2设计一个数字逻辑电路，并用时序波形图对电路的功能进行仿真，同时还可以将设计正确的电路下载到可编程的逻辑器件（CPLD、FPGA）中。
因软件在完成整个设计、编译、仿真和下载等这些工作过程中，会有很多相关的文件产生，为了便于管理这些设计文件，我们在设计电路之前，先要建立一个项目工程（New Project），并设置好这个工程能正常工作的相关条件和环境。
建立工程的方法和步骤如下：（1）先建一个文件夹。
就在电脑本地硬盘找个地方注意：文件夹的命名及其保存的路径中不能有中文字符。
（2）再开始建立新项目工程，方法如右图点击：【File】菜单，选择下拉列表中的【New Project Wizard...】命令，打开建立新项目工程的向导对话框。
FPGA入门及Quartus II使用教程(内部资料)
FPGA入门及Quartus II使用教程FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在可编程阵列逻辑PAL(Programmable Array Logic)、门阵列逻辑GAL(Gate Array Logic)等可编程器件的基础上上进一步发展的产物。
可以这样讲，ASIC(Application Specific Integrated Circuit )内部的所有资源，是用积木堆积起来的小房子，可以是一个欧美风情的房子，还可以是一个北京四合院…….而FPGA内部就可以说是一个个小积木，也就是内部有大量的资源提供给我们，根据我们的需求进行内部的设计。
并且可以通过软件仿真，我们可以事先验证设计的正确性。
第一章FPGA的基本开发流程下面我们基于Altera 公司的QuantusII 软件来说明FPGA 的开发流程。
下图是一个典型的基于Quartus II的FPGA开发整体流程框图。
1、建立工程师每个开发过程的开始，Quartus II以工程为单位对设计过程进行管理。
2、建立顶层图。
可以这样理解，顶层图是一个容器，将整个工程的各个模块包容在里边，编译的时候就将这些模块整合在一起。
也可以理解为它是一个大元件，比如一个单片机，内部包含各个模块，编译的时候就是生成一个这样的大元件。
3、采用ALTERA公司提供的LPM功能模块。
Quartus软件环境包含了大量的常用功能模块，比如计数器、累加器、比较器等等。
4、自己建立模块。
由于有些设计中现有的模块功能不能满足具体设计的要求，那就只能自己设计。
使用硬件描述语言，当然也可以用原理图的输入方法，可以独立的把它们当成一个工程来设计，并且生成一个模块符号(Symbol)，类似于那些LPM功能模块。
这里可以理解为，如果我们需求的滤波器，没有现成的合适的，那我们可以通过LC自己来搭建一个滤波器。
5、将顶层图的各个功能模块连线起来。
Quartus-II中FPGA管脚的分配策略
精品文档Quartus II中FPGA管脚的分配策略编写：***校核：审核：二〇一年月日目录目录 (I)QUARTUS II中FPGA管脚分配策略 (1)1.FPGA管脚介绍 (1)1.1.电源管脚 (1)1.2.配置管脚 (2)1.3.普通I/O管脚 (2)1.4.时钟管脚 (2)2.FPGA管脚分配方法 (3)2.1.P IN P LANNER方式 (3)2.2.I MPORT A SSIGNMENTS方式 (4)2.3.T CL S CRIPTS方式 (6)2.4.项目组统一使用方式 (9)3.编写FPGA管脚分配文件 (10)3.1.查看PDF格式的原理图 (10)3.2.查看P RJ PCB格式的原理图 (11)4.保存FPGA管脚分配文件 (12)4.1.T CL格式或CSV格式 (12)4.2.QSF格式 (12)4.3.项目组统一使用格式 (12)附录管脚类型说明 (13)Quartus II中FPGA管脚分配策略1.FPGA管脚介绍FPGA的管脚从使用对象来说可分为两大类：专用管脚和用户自定义管脚。
一般情况下，专用管脚大概占FPGA管脚数的20% ~ 30%，剩下的70% ~ 80%为用户自定义管脚。
从功能上来说可分为电源管脚、配置管脚、时钟管脚、普通I/O管脚等。
下面以Altera公司的Cyclone IV E系列芯片EP4CE30F23C8为例，如图1所示，芯片总共包含484个芯片管脚。
图中不同颜色的区域代表不同的Bank，整个芯片主要分为8个Bank，FPGA的各个管脚分布在不同的Bank中。
其中，三角形标记的管脚为电源管脚，正三角表示VCC，倒三角表示GND，三角内部的O表示I/O管脚电源，I表示内核电源。
圆形标记的管脚为普通用户I/O管脚，可以由用户随意使用。
正方形标记且内部有时钟沿符号的管脚为全局时钟管脚。
五边形标记的管脚为配置管脚。
图1 Wire Bond1.1.电源管脚FPGA通常需要两个电压才能运行，一个是内核电压，另一个是I/O电压。
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Quartus II中FPGA管脚的分配策略编写：***校核：审核：二〇一年月日目录目录 (I)QUARTUS II中FPGA管脚分配策略 (1)1.FPGA管脚介绍 (1)1.1.电源管脚 (1)1.2.配置管脚 (2)1.3.普通I/O管脚 (2)1.4.时钟管脚 (2)2.FPGA管脚分配方法 (3)2.1.P IN P LANNER方式 (3)2.2.I MPORT A SSIGNMENTS方式 (4)2.3.T CL S CRIPTS方式 (6)2.4.项目组统一使用方式 (9)3.编写FPGA管脚分配文件 (10)3.1.查看PDF格式的原理图 (10)3.2.查看P RJ PCB格式的原理图 (11)4.保存FPGA管脚分配文件 (12)4.1.T CL格式或CSV格式 (12)4.2.QSF格式 (12)4.3.项目组统一使用格式 (12)附录管脚类型说明 (13)Quartus II中FPGA管脚分配策略1. FPGA管脚介绍FPGA的管脚从使用对象来说可分为两大类：专用管脚和用户自定义管脚。
一般情况下，专用管脚大概占FPGA管脚数的20% ~ 30%，剩下的70% ~ 80%为用户自定义管脚。
从功能上来说可分为电源管脚、配置管脚、时钟管脚、普通I/O管脚等。
下面以Altera公司的Cyclone IV E系列芯片EP4CE30F23C8为例，如图1所示，芯片总共包含484个芯片管脚。
图中不同颜色的区域代表不同的Bank，整个芯片主要分为8个Bank，FPGA的各个管脚分布在不同的Bank中。
其中，三角形标记的管脚为电源管脚，正三角表示VCC，倒三角表示GND，三角内部的O表示I/O管脚电源，I表示内核电源。
圆形标记的管脚为普通用户I/O管脚，可以由用户随意使用。
正方形标记且内部有时钟沿符号的管脚为全局时钟管脚。
五边形标记的管脚为配置管脚。
图1 Wire Bond1.1. 电源管脚FPGA通常需要两个电压才能运行，一个是内核电压，另一个是I/O电压。
每个电压通过独立的电源管脚来提供。
内核电压是用来给FPGA内部的逻辑门和触发器供电。
随着FPGA的发展，内核电压从5V、3.3V、2.5V、1.8V到1.5V ，变得越来越低。
I/O电压用来给各个Bank供电，每个Bank 都有独立的I/O电压输入。
一般情况下，内核电压会比I/O电压低。
图1中的VCCINT是内核电压管脚，VCCIO是I/O电压管脚。
1.2. 配置管脚每个FPGA都需要配置管脚，以支持多种配置方式，例如JTAG、从串、从并、主串、主并等。
对于配置管脚的控制信号来说，是专用管脚，不能作为普通的I/O管脚。
而其数据信号可以作为普通的I/O管脚使用。
图1中的MSEL为配置模式选择信号，即选择AS模式、PS模式或FAST AS模式。
MSEL[1:0]为00表示用AS模式，10表示用PS模式，01表示用FAST AS模式。
如果用JTAG模式，MSEL[1:0]置00，JTAG模式和MSEL无关，即用JTAG模式时，MSEL会被忽略，但是因为MSEL不能浮空，所以置00。
图1中的TMS、TCK、TDI和TDO为JTAG接口的4根线，分别为模式选择、时钟、数据输入和数据输出线。
常用的为AS模式和JTAG模式。
1.3. 普通I/O管脚FPGA的I/O管脚是FPGA上较为丰富的资源，也是做管脚约束时最常用的资源。
对于FPGA 的普通I/O管脚，可以设定电平类型（TTL、LVTTL、LVCOMS、ECL等）、驱动电流、摆率等参数。
1.4. 时钟管脚FPGA内部的时钟都需要通过专用时钟管脚连接内部PLL或者DCM等专用时钟处理单元，从而接入内部高速时钟网络。
对于一些外部同步信号的输入，如果时钟只用于采样当前的同步信号，其时钟可以不用连接到专用时钟管脚上，即不用接入全局时钟网络，但需要约束其管脚不使用全局时钟资源。
否者，EDA 工具会报错，提示其作为时钟输入而没有接在专用时钟管脚上。
更多的管脚类型说明见附录。
2. FPGA管脚分配方法FPGA管脚分配常用的有3种方式，分别为Pin Planner方式、Import Assignments方式和Tcl scripts 方式。
2.1. Pin Planner方式步骤1：在Quartus II软件中，选择“Assignments Pin Planner”，或者按快捷键“Ctrl+Shirt+N”，出现如图2所示的画面。
通过下拉菜单可以选择需要的管脚在Location选择了管脚后I/O Bank自动填充Bank内部的细分区域，非修改属性用于支持对应不同的电平标准，即VCCIO。
每个Bank只能有一种电压标准对管脚内部的I/O逻辑进行约束驱动电流强度电压转换速率，表示单位时间内电压升高的幅值图2 Pin Planner图2主要包含了7个选择项，分别为Location、I/O Bank、VREF Group、I/O Standard、Reserved、Current Strength和Slew Rate。
Location里可以选择所需要的芯片管脚，管脚确定后I/O Bank中的Bank数会自动填充，VREF Group也会自动填充。
I/O Standard是每个Bank对应的电压标准，一个Bank只能有一种电压标准，一般情况下选择默认值就好。
Reserved是对管脚内部的I/O逻辑进行约束，有6个选择项供选择，例As SignalProbe output、As bidirectional等。
Current Strength是驱动电流强度，一般选择默认值，如果需要驱动大功率的电路，一般在FPGA外围加驱动电路。
Slew Rate 是电压转换速率，跟信号跳变时间有关，一般选择默认值。
在管脚分配的过程中，我们主要关心Location这一选项，其他选项采用默认值就可。
步骤2：在Location中选择管脚。
所有管脚配置完成后关闭当前界面。
2.2. Import Assignments方式步骤1：新建一个txt文件（或csv文件），按图3格式编写管脚分配内容。
（编写格式有多种，但这种格式最简单。
）【注】To和Location两个关键字中间有一个半角逗。
图3 管脚分配格式步骤2：在Quartus II软件中，选择“Assignments Import Assignments”，出现如图4所示的画面，导入xxx.txt或者xxx.csv文件。
图4 Import Assginments导入后Quartus II软件的Message信息栏会弹出如图5所示的内容，显示Import Completed，表示文件没有语法错误。
图5 Message步骤3：在Quartus II软件中，选择“Assignments Pin Planner”，验证管脚是否分配正确。
如图6所示。
图6 验证管脚是否分配正确常见错误1：分配的管脚不属于FPGA芯片。
如果分配的管脚不属于FPGA芯片，在Pin Planner中会出现如图7所示的错误提示，表示管脚PIN_GC21不属于该FPGA芯片，找不到对应的I/O Bank和VREF Group。
图7 管脚不属于FPGA若信号比较多，人工不能发现存在的错误，可以通过Enable Live I/O Check工具检查I/O分配情况。
点击Pin Planner工具栏中的I/O Check图标，如图8所示。
图8 Enable Live I/O Check执行Check后，在Message窗口中会弹出检查结果，如图9所示，提示PIN_GC21是非法的管脚定义。
图9 Check检查管脚不属于FPGA常见错误2：多个信号公用一个管脚，即分配管脚冲突。
如果分配的管脚冲突，通过肉眼的方式很难发现，通过Enable Live I/O Check工具可以有效的发现存在的问题，如图10所示，提示fpga_rst_n定义的管脚G21已经被phy_clk50m信号占用。
图10 Check检查管脚冲突2.3. Tcl Scripts方式步骤1：在Quartus II软件中，选择“Assignments Remove Assignments”，出现如图11所示的画面。
此步骤用来移除已经存在的管脚分配内容，以确保分配的管脚没有因为覆盖而出现错误的情况。
【注】在执行没有管脚分配的新工程中，可跳过步骤1。
图11 Remove Assignments步骤2：新建一个tcl文件，按图12格式编写管脚分配内容。
注意关键字set_location_assignment 和-to的用法。
图12管脚分配格式步骤3：执行xxx.tcl文件。
方法1：（1）在Quartus II软件中，选择“View → Utility Windows → Tcl Console”，打开Quartus II Tcl Console，如图13所示。
图13 Tcl Console（2）将tcl文件中的内容复制到Tcl Console对话框中，如图14所示。
图14 执行管脚分配语句方法2：（1）将tcl文件添加到工程中，如图15所示。
图15 添加Tcl文件（2）在Quartus II软件中，选择“Tools Tcl Scripts”，出现如图16所示的画面。
图16 Tcl Scripts选择“Run”，执行Tcl文件。
步骤4：在Quartus II软件中，选择“Assignments Pin Planner”，验证管脚是否分配正确。
检查的方法同Import Assignments方式中的Enable Live I/O Check。
2.4. 项目组统一使用方式为了统一代码风格，便于项目管理，FPGA项目组统一使用2.3的Tcl Script方式。
在2.3的步骤3中也使用方法2，即添加Tcl文件，而非命令行。
3. 编写FPGA管脚分配文件在上文提到的3种管脚分配方法中主要包含了2种文件格式，即txt和tcl。
无论那种格式的文件都是为了阐明信号与管脚的对应关系。
编写FPGA管脚分配文件的主要任务就是要快速定位工程TOP文件中各个信号与FPGA管脚的对应关系。
通过2种方式可以定位这种关系，一种是通过查看对外PDF格式的原理图，另一种是通过查看PrjPCB格式的原理图。
推荐使用PrjPCB格式的原理图。
3.1. 查看PDF格式的原理图通过SVN下载相应工程，在工程路径中可以找到对应的原理图，如图17所示。
由于PDF格式的原理图没有目录，如图18所示，查找各个模块比较费时费力，所以不推荐这种方式。
图17 原理图路径图18 PDF格式原理图3.2. 查看PrjPCB格式的原理图查看原理图的软件有多种，我司主要使用Altium Designer软件。