锁相环设计与研究a Digital Phase-Locked Loop
锁相环PLL（PhaseLockedLoop）
锁相环PLL（PhaseLockedLoop）锁相环PLL目前我见到的所有芯片中都含有PLL模块，而且一直不知道如何利用PLL对晶振进行倍频的，这次利用维基百科好好的学习了下PLL 的原理。
1. 时钟与振荡电路在芯片中，最重要的就是时钟，时钟就像是心脏的脉冲，如果心脏停止了跳动，那人也就死亡了，对于芯片也一样。
了解了时钟的重要性，那时钟是怎么来的呢？时钟可以看成周期性的0与1信号变化，而这种周期性的变化可以看成振荡。
因此，振荡电路成为了时钟的来源。
振荡电路的形成可以分两类：1. 石英晶体的压电效应：电导致晶片的机械变形，而晶片两侧施加机械压力又会产生电，形成振荡。
它的谐振频率与晶片的切割方式、几何形状、尺寸有关，可以做得精确，因此其振荡电路可以获得很高的频率稳定度。
2. 电容Capacity的充电放电：能够存储电能，而充放电的电流方向是反的，形成振荡。
可通过电压等控制振荡电路的频率。
2. PLL与倍频由上面可以知道，晶振由于其频率的稳定性，一般作为系统的外部时钟源。
但是晶振的频率虽然稳定，但是频率无法做到很高（成本与工艺限制），因此芯片中高频时钟就需要一种叫做压控振荡器（Voltage Controlled Oscillator）的东西生成了（顾名思义，VCO 就是根据电压来调整输出频率的不同）。
可压控振荡器也有问题，其频率不够稳定，而且变化时很难快速稳定频率。
哇偶，看到这种现象是不是很熟悉？嘿嘿，这就是标准开环系统所出现的问题，解决办法就是接入反馈，使开环系统变成闭环系统，并且加入稳定的基准信号，与反馈比较，以便生成正确的控制。
PLL倍频电路因此，为了将频率锁定在一个固定的期望值，锁相环PLL出现了！一个锁相环PLL电路通常由以下模块组成：·鉴相鉴频器PFD（Phase Frequency Detector）：对输入的基准信号（来自频率稳定的晶振）和反馈回路的信号进行频率的比较，输出一个代表两者差异的信号·低通滤波器LPF（Low-Pass Filter）：将PFD中生成的差异信号的高频成分滤除，保留直流部分·压控振荡器VCO（Voltage Controlled Oscillator）：根据输入电压，输出对应频率的周期信号。
文献综述-基于VHDL的全数字锁相环的设计
东海科学技术学院毕业设计（论文）文献综述题目：基于VHDL的全数字锁相环的设计系：机电工程系学生姓名：专业：班级：指导教师：起止日期：文献综述一、前言随着数字技术的不断发展和计算机的普及应用，全数字锁相环ADPLL ( All Digital Phase-Locked Loop)和电子设计自动化EDA（Electronic Design Automation）技术在通信、雷达、测量、医学、工业自动化、计算机应用、仪器仪表和自动化控制等领域得到了广泛的应用。
全数字锁相环（ADPLL）,是指环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。
具备可靠性高、工作稳定、调节方便等优点。
它的环路带宽和中心频率编程可调，易于构建高阶锁相环，并且应用在数字系统中时，不需A/ D 及D/ A 转换[ 1]。
电子设计自动化(EDA)是一种实现电子系统或电子产品自动化设计的技术，它与电子技术、微电子技术的发展密切相关，吸收了计算机科学领域的大多数最新研究成果，以高性能的计算机作为工作平台，是20世纪90年代初从CAD(计算机辅助设计)、CAM(计算机辅助制造)、CAT(计算机辅助测试)和CAE(计算机辅助工程)的概念发展而来的。
EDA技术就是以计算机为工具，在EDA软件平台上，根据硬件描述语言HDL完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局线、仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作[ 11]。
设计者的工作仅限于利用软件的方式来完成对系统硬件功能的描述，在EDA工具的帮助下和应用相应的FPG刀CPLD器件，就可以得到最后的设计结果。
尽管目标系统是硬件，但整个设计和修改过程如同完成软件设计一样方便和高效。
当然，这里的所谓EDA主要是指数字系统的自动化设计，因为这一领域的软硬件方面的技术已比较成熟，应用的普及程度也已比较大。
数字锁相环设计
引言锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。
尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。
锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。
随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。
锁相环技术在众多领域得到了广泛的应用。
如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。
传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。
随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。
因此，对全数字锁相环的研究和应用得到了越来越多的关注。
传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。
对于高阶全数字锁相环，其数字滤波器常常采用基于DSP的运算电路。
这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC(system on chip )的设计带来一定困难。
另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。
这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。
由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。
不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。
由于数字电子技术的迅速发展，尤其是数字计算和信号处理技术在多媒体、自动化、仪器仪表、通讯等领域的广泛应用，用数字电路处理模拟信号的情况日益普遍。
毕业设计(论文)-锁相环电路仿真模型的研究论文
摘要：锁相环（简称PLL）是一种反馈控制系统,也是闭环跟踪系统，其输出信号的频率跟踪输入信号的频率。
本课题主要研究的是有关锁相环电路仿真模型的研究方法，深入探讨了锁相环的组成和工作原理及在各种电路中的应用，通过研究仿真模型及对锁相环的特性的分析，使我进一步掌握了锁相环的原理及在实际工作中的应用。
对锁相环仿真，使用MATLAB来实现是方便快捷的。
本课题介绍了锁相环电路的分类、工作原理、应用现状；建立了仿真锁相环电路捕捉过程的MATLAB模型，并进行了仿真，比较了不同种类锁相环电路的捕捉时间；对锁相环电路各种性能指标如同步带、捕捉带进行了分析，比较了两种锁相环电路的性能；最后提出了锁相环电路的改进方法，并对改进后的环路进行了仿真分析。
关键词：锁相环；鉴相器；滤波器；振荡器；MATLAB仿真Research of phase-locked loop circuit simulation model AbstractThe phase-locked loop (i.e. PLL) is one kind of feedback control system, is also the closed loop tracking system, its output signal frequency track input signal frequency. What this topic main research is the related phase-locked loop circuit simulation model research technique, discussed the phase-locked loop each aspect and the phase-locked loop the composition and the principle of work in depth, By studying the simulation model and analysis of the characteristics of the PLL，I further understand that the principle of phase-locked loop and the application in practical work. For phase-locked loop simulation's realization, use MATLAB to realize is the convenience quickly. Analyzed various performance indicators such as timing belt and capturing belt of the PLL circuit, comparing the performance of two phase-locked loop circuit and proposed the improvement of phase-locked loop circuit, and simulation to the Improved loop circuit.Key words: PLL; phase; filters; oscillators; MATLAB simulation目录1引言............................................ 错误！未定义书签。
全数字锁相环的设计及分析
全数字锁相环的设计及分析1 引言锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态(或同步状态)后，震荡器的输出信号与系统输入信号之间相差为零，或者保持为常数。
传统的锁相环各个部件都是由模拟电路实现的，一般包括鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)三个环路基本部件。
随着数字技术的发展，全数字锁相环ADPLL(AllDigital Phase-Locked Loop)逐步发展起来。
所谓全数字锁相环，就是环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。
与传统的模拟电路实现的锁相环相比，由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点，从而具备可靠性高、工作稳定、调节方便等优点。
全数字锁相环的环路带宽和中心频率编程可调，易于构建高阶锁相环，并且应用在数字系统中时，不需A／D及D／A转换。
在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。
随着电子设计自动化(EDA)技术的发展，可以采用大规模可编程逻辑器件(如CPLD或FPGA)和VHDL语言来设计专用芯片ASIC和数字系统。
本文完成了全数字锁相环的设计，而且可以把整个系统嵌入SoC，构成片内锁相环。
2全数字锁相环的体系结构和工作原理74XX297 是出现最早，应用最为广泛的一款全数字锁相环，在本文中以该芯片为参考进行设计、分析。
ADPLL基本结构如图1所示，主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器4部分构成。
K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。
这里fc是环路中心频率，一般情况下M和N都是2的整数幂。
2.1 鉴相器常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)。
异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差θe，并输出误差信号Se作为K变模可逆计数器的计数方向信号。
锁相环的研究与设计——用于DSP芯片时钟发生器的开题报告
锁相环的研究与设计——用于DSP芯片时钟发生器
的开题报告
一、研究背景
随着现代数字信号处理技术的日益成熟，数字信号处理（DSP）芯片在通信、音视频处理、图像处理等领域得到了广泛应用。
因为DSP芯片需要精确的时钟信号来同步各个模块之间的数据传输，常用的时钟发生器是基于晶振的，然而晶振的频率稳定性和精度难以满足高精度时钟信号的要求。
锁相环（PLL）是一种常用的时钟发生器，用于将一个参考时钟信号锁定到设定频率的输出时钟信号。
锁相环可以提供相对于晶振更高的频率稳定性和精度，适用于DSP芯片的时钟信号发生器。
二、研究内容
本论文将重点研究锁相环的理论原理与设计方法，并将其应用于DSP芯片的时钟发生器中。
主要研究内容包括：
1. 锁相环的基本结构和原理。
重点分析锁相环中的相位检测器、环路滤波器和控制电路等核心组成部分，并探讨其作用和影响因素。
2. 锁相环的设计方法。
基于理论分析和电路实现，设计一种高性能的锁相环，包括参数选取、电路布局和仿真验证等环节。
3. DSP芯片时钟发生器的整体设计。
将锁相环与其他电路模块相结合，构建一个完整的DSP芯片时钟发生器，并对其进行整体性能测试与验证。
三、研究意义
本论文的研究结果可以为DSP芯片时钟发生器的设计与制造提供参考，并为相关领域的进一步研究提供理论基础和实践经验。
同时，本研究探讨的锁相环设计方法可适用于其他电子设备中时钟发生器的设计与制造，具有一定的普适性和推广价值。
锁相环外文翻译
外文资料Phase-locked loop Technology ：A phase-locked loop or phase lock loop (PLL) is a control system that generates a signal that has a fixed relation to the phase of a "reference" signal. A phase-locked loop circuit responds to both the frequency and the phase of the input signals, automatically raising or lowering the frequency of a controlled oscillator until it is matched to the reference in both frequency and phase. A phase-locked loop is an example of a control system using negative feedback. In the order of the PLL is the way of made the frequency stability in the send up wireless,include VCO and PLL integrated circuits,VCO send up a signal,some of the signal is output,and the other through the frequency division with PLL integrated circuits generate the local signal making compared.In the order to remain the same,it’s must be remain the phase displacement same.If the phase displacement have some changes,the output of the PLL integrated circuits have some changes too,to controlle VCO until phase diffe rence to restore,make both cotrolled oscillator’s frequency and phase with input signal which is close-loop electronic circuit keep firm relationship.Phase-locked loops are widely used in radio, telecommunications, computers and other electronic applications. They may generate stable frequencies, recover a signal from a noisy communication channel, or distribute clock timing pulses in digital logic designs such as microprocessors. Since a single integrated circuit can provide a complete phase-locked-loop building block, the technique is widely used in modern electronic devices, with output frequencies from a fraction of a cycle per second up to many gigahertz.Earliest research towards what became known as the phase-locked loop goes back to 1932, when British researchers developed an alternative to Edwin Armstrong's superheterodyne receiver, the Homodyne. In the homodyne or synchrodyne system, a local oscillator was tuned to the desired input frequency and multiplied with the input signal. The resulting output signal included the original audio modulation information.The intent was to develop an alternative receiver circuit that required fewer tuned circuits than the superheterodyne receiver. Since the local oscillator would rapidly drift in frequency, an automatic correction signal was applied to the oscillator, maintaining it in the same phase and frequency as the desired signal. The technique was described in 1932, in a paper by H.de Bellescise, in the French journal Onde Electrique.In analog television receivers since at least the late 1930s, phase-locked-loop horizontal and vertical sweep circuits are locked to synchronization pulses in the broadcast signal. When Signetics introduced a line of monolithic integrated circuits that were complete phase-locked loop systems on a chip in 1969, applications for the technique multiplied. A few years later RCA introduced the "CD4046" CMOS Micropower Phase-Locked Loop, which became a popular integrated circuit. Applications：Phase-locked loops are widely used for synchronization purposes; in space communications for coherent carrier tracking and threshold extension, bit synchronization, and symbol synchronization. Phase-locked loops can also be used to demodulate frequency-modulated signals. In radio transmitters, a PLL is used to synthesize new frequencies which are a multiple of a reference frequency, with the same stability as the reference frequency.Clock recovery ：Some data streams, especially high-speed serial data streams (such as the raw stream of data from the magnetic head of a disk drive), are sent without an accompanying clock. The receiver generates a clock from an approximate frequency reference, and then phase-aligns to the transitions in the data stream with a PLL. This process is referred to as clock recovery. In order for this scheme to work, the data stream must have a transition frequently enough to correct any drift in the PLL's oscillator. Typically, some sort of redundant encoding is used; 8B10B is very common.Deskewing ：If a clock is sent in parallel with data, that clock can be used to sample the data.Because the clock must be received and amplified before it can drive the flip-flops which sample the data, there will be a finite, and process-, temperature-, and voltage-dependent delay between the detected clock edge and the received data window. This delay limits the frequency at which data can be sent. One way of eliminating this delay is to include a deskew PLL on the receive side, so that the clock at each data flip-flop is phase-matched to the received clock. In that type of application, a special form of a PLL called a Delay-Locked Loop (DLL) is frequently used.Clock generation：Many electronic systems include processors of various sorts that operate at hundreds of megahertz. Typically, the clocks supplied to these processors come from clock generator PLLs, which multiply a lower-frequency reference clock (usually 50 or 100 MHz) up to the operating frequency of the processor. The multiplication factor can be quite large in cases where the operating frequency is multiple gigahertz and the reference crystal is just tens or hundreds of megahertz.Spread spectrum：All electronic systems emit some unwanted radio frequency energy. Various regulatory agencies (such as the FCC in the United States) put limits on the emitted energy and any interference caused by it. The emitted noise generally appears at sharp spectral peaks (usually at the operating frequency of the device, and a few harmonics).A system designer can use a spread-spectrum PLL to reduce interference with high-Q receivers by spreading the energy over a larger portion of the spectrum. For example, by changing the operating frequency up and down by a small amount (about 1%), a device running at hundreds of megahertz can spread its interference evenly over a few megahertz of spectrum, which drastically reduces the amount of noise seen by FM receivers which have a bandwidth of tens of kilohertz.中文翻译锁相环技术：锁相环或锁相回路（PLL）是一个信号控制系统，即用来锁定一系列的“参考”信号。
模拟电路锁相环设计
模拟电路锁相环设计一、引言在现代电子技术中，模拟电路锁相环（Phase-Locked Loop，简称PLL）被广泛应用于时钟同步、频率合成、信号调制和解调等领域。
本文将介绍一个基本的模拟电路锁相环的设计。
二、模拟电路锁相环概述模拟电路锁相环由相位比较器、低通滤波器、电压控制振荡器和除频器组成。
其基本工作原理是通过不断调整电压控制振荡器的频率，使其输出信号与参考信号的相位一致，实现锁相环的稳定。
三、相位比较器设计1. 按照合适的格式书写关于相位比较器的设计。
四、低通滤波器设计1. 按照合适的格式书写关于低通滤波器的设计。
五、电压控制振荡器设计1. 按照合适的格式书写关于电压控制振荡器的设计。
六、除频器设计1. 按照合适的格式书写关于除频器的设计。
七、实际电路实现在实际应用中，我们可以选择合适的电子元器件和IC芯片来实现模拟电路锁相环。
具体的电路实现细节，如元器件的选型、布局、连线等，可以根据具体的需求进行设计。
八、实验结果与分析通过对设计的模拟电路锁相环进行实验，我们可以得到相位比较器、低通滤波器、电压控制振荡器和除频器的性能参数。
在实验结果的基础上，我们可以进一步对比设计参数与实际参数，分析差异的原因，并进行优化和改进。
九、结论通过本文的模拟电路锁相环设计，我们对模拟电路锁相环的基本原理和设计方法有了更深入的了解。
同时，我们也了解到了模拟电路锁相环在时钟同步、频率合成等应用中的重要作用。
希望本文对读者在模拟电路领域的学习和研究提供一定的参考和指导。
十、参考文献[1] XXX，XXX，XXX。
XXX合同设计。
XXX出版社，20XX年。
十一、致谢感谢所有对本文撰写和完成有所帮助的人士和机构。
他们的宝贵意见和建议对本文质量的提高起到了积极的作用。