FPGA基础知识PPT课件
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FPGA概述PPT课件
•11
6.底层内嵌功能单元 内嵌专用硬核是相对于底层嵌入的软核而言 的，硬核（Hard Core）使FPGA具有强大 的处理能力，等效于ASIC电路。
•12
1.3 IP核简介
IP（Intelligent Property）核
是具有知识产权的集成电路芯核总称，是 经过反复验证过的、具有特定功能的宏模 块，与芯片制造工艺无关，可以移植到不 同的半导体工艺中。
通道绑定原 理示意图
•28
5.预加重技术 在印制的电路板上，线路是呈现低通滤波 器的频率特性的，为解决高频部分的损失， 就要采取预加重技术。
预加重技术的思想是：在传输信号时，抬高 信号的高频信号，以补偿线路上高频分量的 损失。
•29
没有预加重 的发送波形
•30
预加重后的 发送波形
没有预加重 的接收波形
典型的IOB内部结构示意图
2.可配置逻辑块(CLB)
CLB是FPGA内的基本逻辑单元 .
CLB的实际数量和特性会依据器件的不同而不同，但是每 个CLB都包含一个可配置开关矩阵，此矩阵由选型电路(多 路复用器等)、触发器和4或6个输入组成。
典型的CLB结 构示意图
3. 数字时钟管理模块（DCM）
目前FPGA中多使用4输入的LUT，所以每一 个LUT可以看成是一个有4位地址线的RAM。当用 户通过原理图或HDL语言描述一个逻辑电路以后， PLD/FPGA开发软件会自动计算逻辑电路的所有可 能结果，并把真值表(即结果)写入RAM，这样，每 输入一个信号进行逻辑运算就等于输入一个地址去 进行查表，找出地址对应的内容，然后输出即可。
DLL简单模 型示意图
Xilinx DLL的典 型模型示意图
在FPGA设计中，消除时钟的传输延迟，实现高扇出 最简单的方法就是用DLL，把CLK0与CLKFB相连 即可。 利用一个DLL可以 实现2倍频输出
6.底层内嵌功能单元 内嵌专用硬核是相对于底层嵌入的软核而言 的，硬核（Hard Core）使FPGA具有强大 的处理能力，等效于ASIC电路。
•12
1.3 IP核简介
IP（Intelligent Property）核
是具有知识产权的集成电路芯核总称，是 经过反复验证过的、具有特定功能的宏模 块，与芯片制造工艺无关，可以移植到不 同的半导体工艺中。
通道绑定原 理示意图
•28
5.预加重技术 在印制的电路板上，线路是呈现低通滤波 器的频率特性的，为解决高频部分的损失， 就要采取预加重技术。
预加重技术的思想是：在传输信号时，抬高 信号的高频信号，以补偿线路上高频分量的 损失。
•29
没有预加重 的发送波形
•30
预加重后的 发送波形
没有预加重 的接收波形
典型的IOB内部结构示意图
2.可配置逻辑块(CLB)
CLB是FPGA内的基本逻辑单元 .
CLB的实际数量和特性会依据器件的不同而不同，但是每 个CLB都包含一个可配置开关矩阵，此矩阵由选型电路(多 路复用器等)、触发器和4或6个输入组成。
典型的CLB结 构示意图
3. 数字时钟管理模块（DCM）
目前FPGA中多使用4输入的LUT，所以每一 个LUT可以看成是一个有4位地址线的RAM。当用 户通过原理图或HDL语言描述一个逻辑电路以后， PLD/FPGA开发软件会自动计算逻辑电路的所有可 能结果，并把真值表(即结果)写入RAM，这样，每 输入一个信号进行逻辑运算就等于输入一个地址去 进行查表，找出地址对应的内容，然后输出即可。
DLL简单模 型示意图
Xilinx DLL的典 型模型示意图
在FPGA设计中，消除时钟的传输延迟，实现高扇出 最简单的方法就是用DLL，把CLK0与CLKFB相连 即可。 利用一个DLL可以 实现2倍频输出
FPGA培训课件资料
FPGA的发展趋势
总结词
随着人工智能和云计算的快速发展， FPGA的应用前景广阔，未来将朝着更高 性能、更低功耗和更智能化方向发展。
VS
详细描述
随着人工智能和云计算的快速发展，对高 性能计算和数据处理的需求不断增加， FPGA作为一种高效的硬件加速器受到了 广泛关注。未来，FPGA将朝着更高性能 、更低功耗和更智能化方向发展，以满足 不断增长的计算需求。同时，随着5G、 物联网等技术的普及，FPGA在边缘计算 和嵌入式系统中的应用也将得到进一步拓 展。
人工智能算法加速
FPGA能够针对特定算法进行硬件优化，提供高效 的计算能力，加速人工智能应用的运行。
定制化解决方案
FPGA允许针对特定需求进行硬件定制，为人工智 能应用提供更灵活、高效的解决方案。
实时处理能力
FPGA具备并行处理和低延迟特性，适用于需要实 时响应的人工智能应用场景。
云计算与FPGA
调试工具
用于在FPGA芯片上实时调试数字电 路和系统，如Xilinx的ChipScope、 Altera的SignalTap等。
03 FPGA设计实践
数字逻辑设计
01
02
03
数字逻辑基础
介绍数字逻辑的基本概念、 门电路、触发器等基础知 识。
组合逻辑设计
讲解如何使用逻辑门电路 进行组合逻辑设计，包括 加法器、比较器、多路选 择器等。
FPGA培训课件资料
目 录
• FPGA概述 • FPGA基础知识 • FPGA设计实践 • FPGA应用案例 • FPGA开发挑战与解决方案 • FPGA未来展望
01 FPGA概述
FPGA的定义与特点
总结词
FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，具有高 度的灵活性和可定制性。
《FPGA入门学习》课件
时序控制。
LED闪烁设计
总结词
通过LED闪烁设计，掌握FPGA的基本控制功能和数字逻辑设计。
详细描述
LED闪烁设计是FPGA入门学习的基本项目之一，通过该设计，学习者可以了解FPGA的基本控制功能 ，掌握数字逻辑设计的基本原理和方法。LED闪烁设计通常涉及到LED灯的驱动和控制，需要学习者 掌握基本的数字逻辑门电路和时序控制。
FPGA具有并行处理和高速计算的优点，适 用于数字信号处理中的实时信号处理和算 法加速。
数字滤波器设计
频谱分析和正交变换
FPGA可以实现高性能的数字滤波器，如 FIR滤波器和IIR滤波器，用于信号降噪和特 征提取。
FPGA可以高效地实现FFT等正交变换算法 ，用于频谱分析和信号频率成分的提取。
图像处理应用
优化设计技巧
时序优化
讲解如何通过布局布线、时序分析等手段优化 FPGA设计，提高时序性能。
资源共享
介绍如何通过资源共享减少FPGA资源占用，提 高设计效率。
流水线设计
讲解如何利用流水线设计技术提高系统吞吐量。
硬件仿真与调试技术
仿真工具使用
介绍常用HDL仿真工具（如ModelSim）的使用方法 。
03
CATALOGUE
FPGA开发实战
数字钟设计
总结词
通过数字钟设计，掌握FPGA的基本开发流程和硬件描述语言的应用。
详细描述
数字钟设计是FPGA入门学习的经典项目之一，通过该设计，学习者可以了解FPGA开 发的基本流程，包括设计输入、综合、布局布线、配置下载等。同时，数字钟设计也涉 及到硬件描述语言（如Verilog或VHDL）的应用，学习者可以掌握基本的逻辑设计和
基础语言。
FPGA开发流程
LED闪烁设计
总结词
通过LED闪烁设计，掌握FPGA的基本控制功能和数字逻辑设计。
详细描述
LED闪烁设计是FPGA入门学习的基本项目之一，通过该设计，学习者可以了解FPGA的基本控制功能 ，掌握数字逻辑设计的基本原理和方法。LED闪烁设计通常涉及到LED灯的驱动和控制，需要学习者 掌握基本的数字逻辑门电路和时序控制。
FPGA具有并行处理和高速计算的优点，适 用于数字信号处理中的实时信号处理和算 法加速。
数字滤波器设计
频谱分析和正交变换
FPGA可以实现高性能的数字滤波器，如 FIR滤波器和IIR滤波器，用于信号降噪和特 征提取。
FPGA可以高效地实现FFT等正交变换算法 ，用于频谱分析和信号频率成分的提取。
图像处理应用
优化设计技巧
时序优化
讲解如何通过布局布线、时序分析等手段优化 FPGA设计，提高时序性能。
资源共享
介绍如何通过资源共享减少FPGA资源占用，提 高设计效率。
流水线设计
讲解如何利用流水线设计技术提高系统吞吐量。
硬件仿真与调试技术
仿真工具使用
介绍常用HDL仿真工具（如ModelSim）的使用方法 。
03
CATALOGUE
FPGA开发实战
数字钟设计
总结词
通过数字钟设计，掌握FPGA的基本开发流程和硬件描述语言的应用。
详细描述
数字钟设计是FPGA入门学习的经典项目之一，通过该设计，学习者可以了解FPGA开 发的基本流程，包括设计输入、综合、布局布线、配置下载等。同时，数字钟设计也涉 及到硬件描述语言（如Verilog或VHDL）的应用，学习者可以掌握基本的逻辑设计和
基础语言。
FPGA开发流程
FPGA基础ppt课件
Synplify pro 界面
Synplify Pro Features
Synplify Premier 界面
Synplify Premier Features
Quartus II 的界面
Quartus II Features
主要功能
1)可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路 描述，并将其保存为设计实体文件； 2) 功能强大的逻辑综合工具； 3)完备的电路功能仿真与时序逻辑仿真工具； 4)定时/时序分析与关键路径延时分析； 5)可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析； 6)支持软件源文件的添加和创建，并将它们链接起来生成编程文件； 7)使用组合编译方式可一次完成整体设计流程； 8)自动定位编译错误； 9)高效的期间编程与验证工具； 10)可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件； 13)能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。
内容
什么是FPGA? 实验室现有的FPGA型号 Altera FPGA 的使用和相关软件介绍 FPGA开发板操作演示
FPGA开发板操作演示
以下进行FPGA开发的具体操作演示
5）时序验证，其目的是保证设计满足时序要求，即setup/hold time符合要求，以便 数据能被正确的采样。时序验证的主要方法包括STA（Static TimingAnalysis）和后 仿真。在后仿真中将布局布线的时延反标到设计中去，使仿真既包含门延时，又包含 线延时信息。这种后仿真是最准确的仿真，能较好地反映芯片的实际工作情况。仿真 工具与综合前仿真工具相同。
FPGA的结构特点
FPGA通常包含三类可编程资源：可编程逻辑功能 块、可编程I/O块和可编程互连。可编程逻辑功能 块是实现用户功能的基本单元，它们通常排列成 一个阵列，散布于整个芯片；可编程I/O块完成芯 片上逻辑与外部封装脚的接口，常围绕着阵列排 列于芯片四周；可编程内部互连包括各种长度的 连线线段和一些可编程连接开关，它们将各个可 编程逻辑块或I/O块连接起来，构成特定功能的电 路。
FPGA入门培训教材共45张PPT课件
# STEP#2: run synthesis, report utilization and timing synth_design -top bft -part xc7k70tfbg484-2 write_checkpoint -force $outputDir/post_synth report_timing_summary -file $outputDir/post_synth_timing_summary.rpt report_power -file $outputDir/post_synth_power.rpt # STEP#3: run placement and logic optimzation, report utilization and timingestimates, write checkpoint design opt_design place_design phys_opt_design write_checkpoint -force $outputDir/post_place report_timing_summary -file $outputDir/post_place_ti家！
# STEP#4: run router, report actual utilization and timing, write checkpoint design, run drc, write verilog and xdc out route_design write_checkpoint -force $outputDir/post_route report_timing_summary -file $outputDir/post_route_timing_summary.rpt report_timing -sort_by group -max_paths 100 -path_type summary -file $outputDir/post_route_timing.rpt report_clock_utilization -file $outputDir/clock_util.rpt report_utilization -file $outputDir/post_route_util.rpt report_power -file $outputDir/post_route_power.rpt report_drc -file $outputDir/post_imp_drc.rpt write_verilog -force $outputDir/bft_impl_netlist.v write_xdc -no_fixed_only -force $outputDir/bft_impl.xdc
# STEP#4: run router, report actual utilization and timing, write checkpoint design, run drc, write verilog and xdc out route_design write_checkpoint -force $outputDir/post_route report_timing_summary -file $outputDir/post_route_timing_summary.rpt report_timing -sort_by group -max_paths 100 -path_type summary -file $outputDir/post_route_timing.rpt report_clock_utilization -file $outputDir/clock_util.rpt report_utilization -file $outputDir/post_route_util.rpt report_power -file $outputDir/post_route_power.rpt report_drc -file $outputDir/post_imp_drc.rpt write_verilog -force $outputDir/bft_impl_netlist.v write_xdc -no_fixed_only -force $outputDir/bft_impl.xdc
FPGA基础知识培训-PPT课件
(b)
D
CLK
Q
Q
(a)
ห้องสมุดไป่ตู้
(c)
图 基本的D-Flip-Flop
几种典型的数字系统
2019
几种典型的数字系统
2019
几 种 典 型 数 字 系 统 之 间
FPGA与CPLD的区别与联系以及应用场景？ FPGA与ASIC的区别与联系以及应用场景？ ASIC与ASSP的区别与联系以及应用场景？ ASIC与ASSP未来的发展方向？
板级接口
FPGA 软件设计之 接口互联
接口类型：PCI/PCIE、Ethernet等 解决问题：板级互联 拓扑结构：星型、树型、网型、交换型 接口类型：SRIO、LVDS、bus型 解决问题：芯片级互联 拓扑结构：主从型、点对点型 接口协议：PLB、Wishbone、AXI 解决问题：模块间互联 拓扑结构：交换型、点对点型
硬件调试 在线调试
通用系统 平台
FPGA硬件设计方法
2019
通用系统 平台
FPGA软件设计方法 设计方法的种类
2019
原理图设计方法、硬件描述语言设计方法
设计思想 自顶向下、模块化设计 设计流程 需求分析、模块划分、设计输入、综合优化、时序收敛
设计技巧 模块复用、面积与速度的互换、流水线、乒乓操作
Xilinx 的65纳米工艺节点Virtex-5系列FPGA
2019
Virtex-5 LX系列：高性能通用逻辑系列 Virtex-5 LXT系列：具有高速串行连接功能高性能逻辑 Virtex-5 SXT系列：具有高速串行连接功能高性能信号处理应用 Virtex-5 FXT系列：具有高速串行连接功能高性能嵌入式系统应用
D
CLK
Q
Q
(a)
ห้องสมุดไป่ตู้
(c)
图 基本的D-Flip-Flop
几种典型的数字系统
2019
几种典型的数字系统
2019
几 种 典 型 数 字 系 统 之 间
FPGA与CPLD的区别与联系以及应用场景？ FPGA与ASIC的区别与联系以及应用场景？ ASIC与ASSP的区别与联系以及应用场景？ ASIC与ASSP未来的发展方向？
板级接口
FPGA 软件设计之 接口互联
接口类型：PCI/PCIE、Ethernet等 解决问题：板级互联 拓扑结构：星型、树型、网型、交换型 接口类型：SRIO、LVDS、bus型 解决问题：芯片级互联 拓扑结构：主从型、点对点型 接口协议：PLB、Wishbone、AXI 解决问题：模块间互联 拓扑结构：交换型、点对点型
硬件调试 在线调试
通用系统 平台
FPGA硬件设计方法
2019
通用系统 平台
FPGA软件设计方法 设计方法的种类
2019
原理图设计方法、硬件描述语言设计方法
设计思想 自顶向下、模块化设计 设计流程 需求分析、模块划分、设计输入、综合优化、时序收敛
设计技巧 模块复用、面积与速度的互换、流水线、乒乓操作
Xilinx 的65纳米工艺节点Virtex-5系列FPGA
2019
Virtex-5 LX系列：高性能通用逻辑系列 Virtex-5 LXT系列：具有高速串行连接功能高性能逻辑 Virtex-5 SXT系列：具有高速串行连接功能高性能信号处理应用 Virtex-5 FXT系列：具有高速串行连接功能高性能嵌入式系统应用
FPGA的基本原理详细+入门 ppt课件
l 可重复编程的FPGA：这种FPGA可以反复编程， 如基于RAM的FPGA和FLASH型FPGA都可反复编程。
2021/3/26
FPGA的基本原理详细+入门 ppt课
5
件
（四）、FPGA的优点
和其它类型的ASIC相比，FPGA具有以下优点： l 不需要初始投资 l 不要提前制造 l 无库存风险 l 模拟工作费时较少 l 适合样品试制和小批量生产
• 当b=0时： y= s a
当b=0时，二选一也可完成“与门”的功能， 但这时其中一个输入反相了。
• 当b=0、a=1时： y= s
当b=0、a=1时，二选一可完成“非门”的功 能。
• 当b=1时： y= s a + s =a + s
当b=1时，二选一可完成“或门”的功能。
2021/3/26
FPGA的基本原理详细+入门 ppt课
2021/3/26
FPGA的基本原理详细+入门 ppt课
3
件
（三）、 FPGA的分类
1、 按可编程逻辑模块大小分：
l 细粒度型（fine-grain）：内部可编程模块较小的FPGA， 如Actel公司的FPGA。
l 粗粒度型（coarse-grain）：内部可编程模块较大的FPGA， 如Xilinx公司的FPGA。
1：A40MX02 2：A42MX24 3：A54SX32A
2021/3/26
FPGA的基本原理详细+入门 ppt课
20
件
十、 FPGA的集成度
• 门阵等效门：一个门阵等效门定义为一 个两输入端的“与非”门。
• 系统门：是芯片上门的总数，是厂家指 定给器件的一个门数。
2021/3/26
2021/3/26
FPGA的基本原理详细+入门 ppt课
5
件
（四）、FPGA的优点
和其它类型的ASIC相比，FPGA具有以下优点： l 不需要初始投资 l 不要提前制造 l 无库存风险 l 模拟工作费时较少 l 适合样品试制和小批量生产
• 当b=0时： y= s a
当b=0时，二选一也可完成“与门”的功能， 但这时其中一个输入反相了。
• 当b=0、a=1时： y= s
当b=0、a=1时，二选一可完成“非门”的功 能。
• 当b=1时： y= s a + s =a + s
当b=1时，二选一可完成“或门”的功能。
2021/3/26
FPGA的基本原理详细+入门 ppt课
2021/3/26
FPGA的基本原理详细+入门 ppt课
3
件
（三）、 FPGA的分类
1、 按可编程逻辑模块大小分：
l 细粒度型（fine-grain）：内部可编程模块较小的FPGA， 如Actel公司的FPGA。
l 粗粒度型（coarse-grain）：内部可编程模块较大的FPGA， 如Xilinx公司的FPGA。
1：A40MX02 2：A42MX24 3：A54SX32A
2021/3/26
FPGA的基本原理详细+入门 ppt课
20
件
十、 FPGA的集成度
• 门阵等效门：一个门阵等效门定义为一 个两输入端的“与非”门。
• 系统门：是芯片上门的总数，是厂家指 定给器件的一个门数。
2021/3/26
《FPGA技术介绍》PPT课件
精选PPT
15
北航
电子信息 工程学院
Altera 公司的NIOSII解决方案
Nios II CPU Debug
On-Chip ROM
On-Chip RAM
Cache Avalon Switch Fabric
UART
GPIO
Timer SPI
SDRAM Controller
FPGA
精选PPT
16
北航
•硬件集成性 •设计个性化 •可修改性 •快速性 •低开发成本
精选PPT
4
北航
电子信息 工程学院
FPGA技术概念
❖ CPLD (Complex Programmable Logic Device) ❖ FPGA (Field Programmable Gate Array) ❖ EDA技术——高密度逻辑器件、EDA工具、HDL
精选PPT
5
北航
电子信息 工程学院
可编程逻辑器件的优点
❖ 集成度高
❖ 缩短研制时间
❖ 体积小
❖ 性能高
❖ 可靠性高
❖ 保密性好
❖ 设计灵活(可编程、可再编程、系统内可再 编程)
❖ 通用性好
❖ JTAG板级和芯片级的测试
精选PPT
6
北航
电子信息 工程学院
可编程逻辑器件的种类
❖ PROM（Programmable ROM）可编程只读存储 器，单次写入，不能修改。
电子信息 工程学院
一个典型的复杂应用系统
I/O
Flash
CPU
SDRAM
I/O
I/O I/O I/O
I/O
DSP
FPGA
CPU
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- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
.
18
基本可编程逻辑单元
由查找表(Look up table)触发器(FF)组成；
LUT一般是4输入查找表，高端器件（xilinx v5）采用LUT-6结构； LUT可看成4位地址线的16x1的RAM 结构
FF是可编程的触发器，可配置成同步/异步复位、同步/异步置位、 使能、装载等功能触发器；
a,b,c,d
.
29
SOPC(System on programmable chip):片上可编 程系统 FPGA内嵌入了CPU/DSP，具备实现软硬件协同 设计的能力； Xilinx：
FPGA基于查找表加触发器的结构，采用SRAM工 艺，也有采用flash或者反熔丝工艺；主要应用高 速、高密度大的数字电路设计；
FPGA由可编程输入/输出单元、基本可编程逻辑 单元、嵌入式块RAM、丰富的布线资源（时钟/长 线/短线）、底层嵌入功能单元、内嵌专用的硬核 等组成；
目前市场上应用比较广泛的FPGA芯片主要来自 Altera与Xilinx。另外还有其它厂家的一些低端芯 片(Actel、Lattice)；
.
10
FPGA器件结构 可编程输入/输出单元 可编程逻辑单元 嵌入式块RAM 布线资源 底层嵌入功能单元
.
11
FPGA器件结构
Xilinx spatan-3器件结构
.
12
Altera cyclone II器件结构
LAB
.
13
FPGA器件结构 可编程输入/输出单元 可编程逻辑单元 嵌入式块RAM 布线资源 底层嵌入功能单元
.
5
CPLD器件结构
MAX7000 CPLD内部结构
宏单元
.
6
宏单元(乘积项)
与阵列
.
7
乘积项结构
.
或阵列
8
CPLD逻辑实现
实现原理 组合逻辑的输出(AND3的输出)为F， 则F=(A+B)*C*(!D)=A*C*!D + B*C*!D ；
PLD实现
.
9
FPGA
FPGA（Filed programmable gate device）：现 场可编程逻辑器件
.
14
可编程输入/输出单元
可编程I/O，可配置成OC门、三态门、双向IO、单 端／差分等；支持各种不同的I/O标准：LVTTL、 LVCOMS、SSTL、LVDS、HSTL、PCI等；
.
15
Altera 器件IOE结构
一般IO结构
.
16
Xilinx器件IOB结构
DDR IO结构
.
17
FPGA器件结构 可编程输入/输出单元 可编程逻辑单元 嵌入式块RAM 布线资源 底层嵌入功能单元
PLD/GAL PLD:可编程逻辑阵列; GAL:通用逻辑阵列; PLD/GAL基于与或结构，采用e2prom工艺，主要用于替代 早期的74系列门电路芯片，灵活度相对要大
.
4
CPLD
CPLD/EPLD CPLD:复杂可编程逻辑器件； EPLD:增加型可编程逻辑器件；
CPLD基于乘积项结构，采用e2prom或flash工艺，掉电配置 信息可保留，主要应用于接口转换，IO扩展，总线控制等； CPLD结构主要由可编程IO单元、基本逻辑单元、布线池／ 矩阵组成； [可编程IO单元]：可设置集电极开路输出、摆率控制、三态 输出等； [基本逻辑单元]：主要指乘积项阵列，实际就是一个与或阵 列，每一个交叉点都是一个可编程熔丝，如果导通就是实现 “与”逻辑。后面的乘积项选择矩阵是一个“或”阵列。两 者一起完成组合逻辑。 [布线矩阵]：用于输入与输出的互联，因布线长度固定，pin to pin的延时也是固定的；
out
0,0,0,0
0
0,0,0,1
0
………
….
1,1,1,1
1
address data
0000
0
0001
0…Βιβλιοθήκη .…11111
.
19
LE/SLICE
基本逻辑单元LE/SLICE
Altera:LE
.
Xilinx:SLICE
20
可编程逻辑块
LAB/CLB
LE
Altera:LAB
.
Xilinx:CLB
21
FPGA器件结构 可编程输入/输出单元 可编程逻辑单元 嵌入式块RAM 布线资源 底层嵌入功能单元
.
22
BRAM
嵌入式块RAM 嵌入式块RAM可配置单/双端口RAM、伪双端口 RAM、ROM、FIFO、SHIFT、CAM等；不同厂 家的块RAM大小不一样： Altera：M512、M4K、M-RAM(512K) Xilinx：18kbit Lattic：9kbit
FPGA基础知识
.
1
主要内容
器件结构 FPGA/CPLD ASIC/FPGA 软核／硬核 设计流程
.
2
器件结构
FPGA演变过程
E2PROM
PROM
EPROM E2PROM
GAL
PLD GAL
.
FPGA
CPLD FPGA
SOPC
SOPC
3
PROM
PROM/EPROM/E2PROM PROM:可编程只读存储器,通过专用的烧录器编程;编程后不 可擦除信息; EPROM:紫外线可擦除只读存储器,可通过光擦除编程信息; E2PROM:电可擦除存储器.
完全分开的读 写口
.
23
FPGA器件结构 可编程输入/输出单元 可编程逻辑单元 嵌入式块RAM 布线资源 底层嵌入功能单元
.
24
布线资源
布线资源 全局布线资源：用于全局时钟/全局复位/全局置位布线； 长线资源：用于BANK或者嵌入式功能单元的高速信号或者 第二全局时钟的布线； 短线资源：用于其中逻辑单元间的逻辑互联与布线；
. Multiplier结构
27
PLL/DCM
PLL/DCM
Altera:PLL
.
Xilinx:DCM
28
内嵌专用硬核 指高速串行收发器；GMAC、SERDES、PCIe等； Xilinx：GMAC、SERDES、PCI、GTX、GRX Atera：GMAC、SERDES、PCIe、SPI.4/SFI.5
.
25
FPGA器件结构 可编程输入/输出单元 可编程逻辑单元 嵌入式块RAM 布线资源 底层嵌入功能单元
.
26
底层嵌入式功能块 主要是指PLL/DPLL、DCM、DSP48、乘法器、 嵌入式硬核/软核； Xilinx：DCM、DSP48/48E、DPLL、Multiplier等 Altera：PLL/EPLL/FPLL、DSPcore等；