FPGA后仿真流程
FPGA仿真流程
QuartusII的设计流程QuartusII软件的使用方法一、设计输入1。
建立工程任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。
此文件夹将被EDA软件默认为工作库（Work Library）。
一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。
首先建立工作库目录，以便存储工程项目设计文件。
在D盘下新建文件夹并取名Mydesign。
双击QuartusII软件启动图标,即可启动QuartusII软件，启动界面如图1—2所示。
使用New Project Wizard 可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称，还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDA 工具,以及目标器件系列和具体器件等。
在此要利用“New Preject Wizard”工具选项创建此设计工程，并设定此工程的一些相关的信息，如工程名、目标器件、综合器、仿真器等。
（1)打开建立新工程管理窗.选择菜单File→New Preject Wizard 命令，即弹出“工程设置"对话框（图1-3），以此来建立新的工程。
(2)在单击图1-3后,出现了设置工程的基本信息，如图1-4所示.单击此对话框最上一栏右侧的“… "按钮，可以选择工程存放在硬盘上的位置，此例中将工程放在D盘Mydesign文件夹下.这三行的第一行的d：\Mydesign表示工程所在的工作库文件夹；第二行的half_add 表示此项工程的工程名,工程名可以取任何其他的名，也可直接用顶层文件的实体名作为工程名，在此就是按这种方式取的名;第三行是当前工程顶层文件的实体名，这里即为half_add。
（2)将设计文件加入工程中。
单击图1—4中的Next 按钮，弹出对话框如图1—5所示，在对话框中单击File name 右侧的“… ”按钮，可以将与工程相关的所有VHDL 文件（如果有的话）加入进此工程，此工程文件加入的方法有两种：第1 种方法是单击“Add … ”按钮，从工程目录中选出相关的VHDL 文件;第2 种方法是单击Add All 按钮,将设定的工程目录中的所有VHDL 文件加入到工程文件栏中。
FPGA初学之前后仿真分析
FPGA初学之前后仿真分析最近在学习FPGA，感觉语⾔的学习到时很容易，但是由于缺乏电路图的硬件知识，所以看起来⽐较难懂，下⾯是对FPGA中仿真的⼀点理解，以后需要学习的地⽅还有很多啊。
⼀、使⽤ISE环境进⾏FPGA系统设计的时候，仿真是⼀个必不可少的步骤，即仿真过程是正确实现设计的关键环节，有两种：1.功能仿真（前仿真）：在设计实现前对所创建的逻辑进⾏的验证其功能是否正确的过程，即布局布线以前的仿真。
2.时序仿真（后仿真）：指布局布线后仿真，因为加⼊了线延迟信息，所以这⼀步的仿真和真正芯⽚的⾏为最接近，也是⽤于仿真芯⽚时序约束是否添加正确，布局布线后是否还满⾜时序等。
相同：两者仿真使⽤的仿真器是相同的，所需的流程和激励也是相同的；不同：时序仿真加载到仿真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时，并且在仿真结果波形图中，时序仿真后的信号加载了时延，⽽功能仿真没有。
ISE环境中前后仿真的选项：以⼀个ALU的实现功能为例分析前后仿真的不同，其前仿真和后仿真的结果图为：前仿真图后仿真图从时序仿真图可以看出，后仿真存在着延迟。
本实验中存在的延迟也就是⼏ns，但是频率很⾼的时候，延迟可能会达到⼀个或者⼏个周期，这就要求⼯作频率不能超过最⾼⼯作频率。
那么最⾼频率怎么计算呢？⼆、计算最⼤⼯作频率⾸先需要知道FPGA中存在的延时有哪些，下⾯是常⽤的四种：1、纯组合逻辑延时（输⼊引脚到输出引脚），如图：2、输⼊引脚到同步元件之间的延时，如图delay23、同步元件到输出引脚之间的延时，如图delay34、不同时钟Clk1和Clk2之间的异步延时，如图delay4我们知道，⼏乎所有的FPGA设计平台都包含静态时序分析⼯具，利⽤这类⼯具可以获得映射或布局布线后的时序分析报告，从⽽对设计的性能做出评估。
⼯作频率的计算受到时序延时delay1、 delay2、 delay3、 delay4的影响。
在影响⼯作频率的参数中，由于针对某⼀个器件delay2 和delay3 是固定的，因此我们在设计中需要考虑的参数主要就是delay1 和delay4。
ModelSim后仿真详细流程介绍PPT课件
延时信息
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目录
仿真的基本概念 ➢后仿真前的基本准备工作
后仿真的基本操作步骤
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后仿真前的基本准备工作
▪ ModelSim库
库文件，是指已经编译通过的设计文件的总体。
ModelSim中有两种库类型：
工作库
资源库
1.库的内容会随着使用者 更新设计文件和重新编译 而变化； ▪2D.e存sc放ript当ion前of设th计e b文usi件nes编s 译 后产生的设计单元； 3.编译前必须先创建好工 作库； 4.每次编译只允许有一个 工作库； 5.默认的工作库名是work
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后仿真前的基本准备工作
▪ Altera仿真库建立步骤
2.启动ModelSim SE。建立两个新库，从主菜单选择File->New-> Library，选中“a new library and a logical mapping to it”，在“Library Name”填写“altera_base_v”，Library Physical Name填写文件夹绝 对路径，如图所示。
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后仿真前的基本准备工作
▪ Altera仿真库建立步骤
1.在ModelSim安装目录中建立两个文件夹，一个是用于存放公用的 库给它取名altera_base_v；另一个是用于存放您要用到的特定的器件 库，取名为altera_device。
比如，F:\Modelsim 6.5\altera\altera_base_v F:\Modelsim6.5\altera\altera_device
注意：要把 Enable optimization 前 面的勾去掉，即不进行自动优化。
fpga开发流程及工具链
fpga开发流程及工具链FPGA（Field-Programmable Gate Array）的开发流程包括设计、仿真、综合、布局布线和配置等几个步骤。
常用的工具链包括Vivado、Quartus Prime等。
开发流程如下：1. 设计：在HDL（硬件描述语言）中使用VHDL或Verilog等语言对FPGA的逻辑电路进行设计。
可以使用设计工具如Vivado或Quartus Prime进行设计，也可以使用其他常用的IDE（集成开发环境）进行开发。
2. 仿真：使用仿真工具对设计进行验证。
通过仿真可以提前检测设计中的错误，以保证FPGA系统的正确性。
常用的仿真工具有ModelSim、VCS等。
3. 综合：将设计转化为可实现的逻辑电路，并生成布局和布线所需的网表。
综合工具会将设计转换为FPGA可以理解和实现的硬件描述，并生成逻辑网表。
常用的综合工具包括Synplify、Xilinx ISE等。
4. 布局布线：将逻辑网表映射到FPGA芯片的具体物理位置，并进行信号线的布线。
布局布线工具会根据设计的物理约束，将逻辑电路映射为FPGA芯片上的实际连线。
常用的布局布线工具有PAR（Place and Route）等。
5. 配置：将生成的bit文件（二进制配置文件）下载到FPGA芯片中，使其按照设计的功能进行配置和工作。
配置工具一般由FPGA厂商提供，如Xilinx的Vivado、Altera的Quartus Prime等工具。
常用的工具链有：1. Xilinx Vivado：Xilinx公司推出的综合工具和开发环境，用于设计、仿真和配置Xilinx FPGA芯片。
2. Altera Quartus Prime：Altera公司（现为Intel）的FPGA开发工具，支持设计、仿真、综合和布局布线等。
3. ModelSim：Mentor Graphics公司的一款通用的数字电路仿真工具，可用于FPGA开发中的设计验证。
FPGA仿真流程
FPGA仿真流程FPGA（Field Programmable Gate Array）是一种可编程的逻辑器件，能够根据用户的需求进行逻辑设计。
为了验证设计的正确性和性能，需要进行FPGA仿真。
FPGA仿真流程包括设计和验证两个主要阶段。
设计阶段：1.确定需求：首先，需要明确设计的功能和性能需求。
这包括功能要求、接口要求、时钟频率等。
2. 开发RTL代码：根据需求，开发RTL（Register Transfer Level）代码。
RTL是一种硬件描述语言，可用于表示各种逻辑电路的功能和行为。
3.进行功能仿真：使用功能仿真工具，对RTL代码进行仿真测试。
功能仿真能够验证设计的功能正确性，例如输入和输出的正确性、电路的数据通路等。
4.优化设计：根据仿真结果，对设计进行分析和优化。
可以通过调整电路结构、改进算法等方式，提高设计的性能和效率。
5.进行时序仿真：时序仿真是对电路的时序特性进行仿真测试，包括时钟频率、信号延迟等。
时序仿真能够验证设计在不同时钟频率下的工作稳定性，并发现可能存在的时序问题。
6.进行可综合性仿真：可综合性仿真是对设计的可综合性进行仿真测试。
可综合性是指RTL代码能否被综合工具转换成逻辑门级的网表文件，从而实现在FPGA中的可编程。
验证阶段：1.进行功能验证：功能验证是使用验证平台或模拟器，对设计进行全面的功能测试。
在验证平台中，可以模拟各种输入和环境条件，对设计进行全面的测试和验证。
2.进行时序验证：时序验证是对设计的时序特性进行验证。
使用时序验证工具，验证电路在不同频率、不同延迟条件下的工作稳定性和正确性。
3.进行电路板级仿真：在电路板级仿真中，将FPGA设计与外部电路、接口进行联合仿真。
通过电路板级仿真，可以验证设计在整个电路环境中的正确性和性能。
4.进行物理布局和布线仿真：通过物理布局和布线仿真，可以验证设计的物理约束和布局是否合理，能否满足时序要求。
5.进行系统级仿真：系统级仿真是对整个系统进行仿真测试。
FPGA验证(介绍FPGA设计流程,STA,后仿真)
验证，顾名思义就是通过仿真、时序分析、上板调试等手段检验设计正确性的过程，在FPGA/IC 开发流程中，验证主要包括功能验证和时序验证两个部分。
为了了解验证的重要性，我们先来回顾一下FPGA开发的整个流程。
FPGA开发流程和IC的开发流程相似，主要分为以下几个部分：1)设计输入，利用HDL输入工具、原理图输入工具或状态机输入工具等把所要设计的电路描述出来；2)功能验证，也就是前仿真，利用Modelsim、VCS等仿真工具对设计进行仿真，检验设计的功能是否正确；常用的仿真工具有Model Tech公司的ModelSim，Synopsys公司的VCS，Cadence公司的NC-Verilog和NC-VHDL，Aldec公司的Active HDL VHDL/Verilog HDL等。
仿真过程能及时发现设计中的错误，加快了设计进度，提高了设计的可靠性。
3)综合，综合优化是把HDL语言翻译成最基本的与或非门的连接关系(网表)，并根据要求(约束条件)优化所生成的门级逻辑连接，输出edf和edn等文件，导给CPLD/FPGA厂家的软件进行实现和布局布线。
常用的专业综合优化工具有Synplicity公司的synplify/Synplify Pro、Amplify等综合工具，Synopsys公司的FPGA Compiler II综合工具(Synopsys公司将停止发展FPGA Express软件，而转到FPGA Compiler II平台)，Exemplar Logic公司出品的LeonardoSpectrum等综合工具。
另外FPGA/CPLD厂商的集成开发环境也带有一些综合工具，如Xilinx ISE中的XST等。
4)布局布线，综合的结果只是通用的门级网表，只是一些门与或非的逻辑关系，与芯片实际的配置情况还有差距。
此时应该使用FPGA/CPLD厂商提供的实现与布局布线工具，根据所选芯片的型号，进行芯片内部功能单元的实际连接与映射。
FPGA设计流程与规范
FPGA设计流程与规范FPGA（现场可编程门阵列）设计流程与规范是指在FPGA设计中所需遵循的一系列步骤和规定，以确保设计的正确性、可靠性和高效性。
在进行FPGA设计时，按照一定的流程和规范进行，可以确保设计的正确性，并最大限度地提高设计的效率。
下面将详细介绍FPGA设计流程与规范。
1.设计需求分析：在进行任何FPGA设计工作之前，首先需要明确设计的需求和目标。
包括了解所需实现的功能、性能要求、资源限制等。
这个阶段需要与项目的相关方（如产品经理、硬件工程师等）进行充分的沟通和讨论，以确保设计的准确性和可行性。
在分析需求的过程中，也要考虑到设计的灵活性和扩展性，以便在将来的版本迭代中进行更新和修改。
2.架构设计：在完成需求分析后，需要进行架构设计。
架构设计是将需求细化为硬件实现的关键步骤。
在这个阶段，需要选择适当的FPGA芯片，并确定设计的模块划分和通信接口。
同时，还需要考虑电源管理、时钟分配、数据流控制等方面的设计。
架构设计需要综合考虑性能需求、资源利用和硬件复杂度等因素，以找到最合适的设计方案。
3. 硬件设计：通过使用硬件描述语言（如Verilog或VHDL），根据架构设计进行硬件设计。
这个阶段需要将设计划分为多个模块，并对每个模块进行详细的设计。
每个模块的设计需要考虑数据流和控制流，确定寄存器传输级RTL描述、信号接口等。
在设计过程中，需要根据设计规范和最佳实践进行设计，以确保设计的正确性和可维护性。
4.仿真与验证：在完成硬件设计后，需要进行仿真和验证工作。
通过使用仿真工具，可以对设计进行功能仿真和时序仿真，以验证设计的正确性和性能。
此外，还可以使用专门的验证工具来对设计进行验证。
在这个阶段，需要与设计规范对比，检查设计是否满足要求，并及时修复和改进设计中的错误和缺陷。
5.综合与布局：在完成仿真和验证后，需要对设计进行综合和布局。
综合是将设计转换为门级电路的过程，布局是将综合后的门级电路放置在FPGA芯片上的过程。
用ISE与Modelsim进行FPGA后仿真(时序仿真)的两种方法
用ISE与Modelsim进行FPGA后仿真（时序仿真）的两种方法作者：毕成炜2012年1月30日星期一我使用的是ISE_12.2,集成MODELSIM_6.5e。
后仿真的方法分为直接和间接两种。
直接是指从ISE上起动MODELSIM。
间接是单独起动MODELSIM，然后使用ISE生成的用于后仿的文件夹netgen。
下面分别叙述。
（一） 直接方法：1.建立一个文件夹给ISE工程用，比如D:\timing_sim，然后将源文件和测试文件放到它的下面：2.在ISE中如有旧的Project正在使用，则关闭它：这样画面清静。
然后新建一个New Project，点Next,选好器件和仿真器：点Next,点Finish.为了能够在ISE中直接唤起MODELSIM，还需要一些设置，主要是两处：双击器件：保证下图红圈处选中你要的仿真器：点OK后，在主菜单中点：保证在红圈处指定好MODELSIM执行文件所在的位置编译仿真库可以在这里双击Compile HDL Simulation Libraries，也可以在C:\Xilinx\12.2\ISE_DS\ISE\bin\nt下面找到，双击它，注意红圈处所标的是你的ISE版本所支持的MODELSIM版本，不能低于它。
否则仿真过程可能出问题。
点Next,点Next,选定你针对什么器件编译仿真库，点Next,点Next,注意，ISE可能最初不带modelsim.ini,它在此步会自动生成这个文件，并且是可写的，即它的“只读”属性是已经自动去掉的。
生成仿真库的映射关系自动写入了ISE的这个modelsim.ini,位于C:\Xilinx\12.2\ISE_DS\ISE\bin\nt，但是，它并不会自动去更新MODELSIM软件的modelsim.ini，而且MODELSIM使用的是它自己的modelsim.ini,位于C:\modeltech_6.5e。
所以需要把ISE的modelsim.ini中的映射关系再COPY到MODELSIM自己的modelsim.ini中。
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Xilinx FPGA仿真流程
版本：1.0
（本流程是基于设计代码已完成）
电路设计的各个阶段都与仿真紧密联系在一起的，可以分为以下几个阶段的仿真：1．行为级：用于验证电路框架及算法的正确性；
2．RTL级（寄存器传输级）：可以验证功能正确性，一般称为前仿真；
3．门级：综合出门级网表之后，网表中加入了门的延时信息，仿真结果更接近于真实情况；4．后仿真：布局布线后，可以将连线延时加入到网表中，此时可以验证电路的时序是否正确；
实际上我们在编写设计代码时，一般从是RTL级开始。
RTL级仿真通过，然后直接进入后仿真。
只要后仿真通过了，我们就认为设计代码通过验证，可以下载到FPGA里。
所以我们需要仿真的只有RTL级和后仿真就行了！
一．RTL级仿真步骤：
1．打开ModelSim，新建一个project，如图1.1
图1.1
得到Creata Project 的弹出窗口，如图 1.2 所示。
在Project Name 栏中填写你的项目名字。
Project Location 是你的工作目录，你可通过Brose 按钮来选择或改变。
Ddfault Library Name 可以采用工具默认的work库。
（推存，此库包括一个特殊的文件_info）
图1.2
2．给工程加入文件：ModelSim会自动弹出Add Items to the project 窗口，如图1.3 所示。
选择Add Exsiting File 后，根据相应提示将文件加到该Project 中。
图1.3
出现图1.4
图1.4
点击Browse，出现
添加你所要的.v文件，出现。
当然也可以这样添加你所要的.v文件，
3．编译：编译（包括源代码和库文件的编译）。
编译可点击ComlileComlile All 来完成。
也可以这样编译文件
编译成功后，所有的文件后会打勾。
5．装载文件：如图2.5所示，
出现，选中你的test文件，点击OK
6．开始仿真，添加波形图
点击run all
出现波形
二．后仿真步骤：
1．启动ISE的Project Navigator，然后新建一个project。
点击File->New Project，出现
然后选择器件和综合工具，注意选择适当的Generated Simulation Language
点击下一步，直到完成
2．添加文件
3．开始综合
4．综合通过后，准备生成布局布线后的SDF文件
6．再运行ModelSim之前，首先把glbl.v文件（网表文件）复制到的ISE工程所在文件夹里，和你的代码放在一起。
glbl.v文件所在路径为：
复制到
7．运行ModelSim，加入相应的后仿真库，有以下3个：
Unisim：仅仅用来做功能仿真，在这个库中包括了Xilinx公司全部的标准元件，可以被绝大多数综合工具推论。
XilinxCoreLib：仅仅用来做功能仿真，在这个库中包括了使用Xilinx Core Generator工具产生的IP仿真模型。
Simprims：用来做时序仿真或门级功能仿真。
在File->Chang Directory
路径为/Modeltech_6.0/verilog_src
新建一个Libary
输入Library Name
选中Unisim,然后Compile
找到\Xilinx\verilog\src\unisims，Compile 所有unisims库里的文件。
文件太多，建议分几次编译
同样的方法编译XilinxCoreLib和Simprim
9．新建一个Project，和ISE的工程存放在一起
10．添加glbl.v（网表文件）,*_timesim.v（sdf时序约束文件）和你的test.v（测试文件）文件
11．编译后，启动Simulate.
在Libaries下，添加Simprim库
在SDF下，添加SDF文件
注意Apply to Region, 为你的test文件包含你的功能文件的路径
接下来在Design->work下，同时选中glbl和test文件，点击OK
10．于RTL级仿真一样，开始仿真，添加波形图。