实验报告_频率计
频率计实验报告
频率计实验报告一，实验目的1. 应用AT89S52单片机、单片机的I/O端口外扩驱动器74HC573和74HC138、LED数码管动态显示等实现对外部信号频率进行准确计数的设计。
二，实验要求A.基本要求：使用单片机的定时器/计数器功能，设计频率测量装置。
（1）当被测频率fx<100Hz时，采用测周法，显示频率XXX.XXX；当被测频率fx>100Hz时，采用测频法，显示频率XXXXXX。
（2）利用键盘分段测量和自动分段测量。
（3）完成单脉冲测量，输入脉冲宽度范围是100µs-0.1s。
B.扩展部分：三，实验基本原理以单片机AT89S52为核心，利用单片机AT89S52的计数/定时器（T1和T0）的功能来实现频率的计数，并且利用单片机的动态扫描把测出的数据送到数字显示电路显示。
利用7SEG-MPX8-CC-BLUE共阴极数码管，显示电路共由六位共阴极数码管组成，总体原理框图如图1.1所示。
图1.1 总体设计框图测频原理测量频率有测周法和测频法两种。
如图2.2和图2.3所示图1.2测周法 图1.3测频法(1)测频法（T 法）：通过测量脉冲宽度来确定频率，适用于高频。
(2)测周法（M 法）：是计数器在一定时间内对速度的脉冲数，确定频率，适用于低频。
四，实验设计分析针对要实现的功能，采用AT89S52单片机进行设计，AT89S52 单片机是一款低功耗，高性能CMOS8位单片机，片内含8KB 在线可编程（ISP ）的可反复擦写1000次的Flash 只读程序存储器，器件采用高密度、非易失性存储技术制造，兼容标准MCS- 52指令系统及80C52引脚结构。
这样，既能做到经济合理又能实现预期的功能。
在程序方面，采用分块设计的方法，这样既减小了编程难度、使程序易于理解，又能便于添加各项功能。
延时程序等。
运用这种方法，关键在于各模块的兼容和配合，若各模块不匹配会出现意想不到的错误。
首先，在编程之前必须了解硬件结构尤其是各引脚的用法，以及内部寄存器、存储单元的用法，否则，编程无从下手，电路也无法设计。
频率计实验报告
频率计实验报告一、实验目的本次实验的目的是通过设计和搭建频率计电路，掌握频率测量的基本原理和方法，熟悉相关电子元器件的使用，提高电路设计和调试的能力，并深入理解数字电路中计数器、定时器等模块的工作原理。
二、实验原理频率是指周期性信号在单位时间内重复的次数。
频率计的基本原理是通过对输入信号的周期进行测量，并将其转换为频率值进行显示。
常见的频率测量方法有直接测频法和间接测频法。
直接测频法是在给定的闸门时间内，对输入信号的脉冲个数进行计数，从而得到信号的频率。
间接测频法则是先测量信号的周期，然后通过倒数计算出频率。
在本次实验中，我们采用直接测频法。
使用计数器对输入信号的脉冲进行计数，同时使用定时器产生固定的闸门时间。
在闸门时间结束后，读取计数器的值，并通过计算得到输入信号的频率。
三、实验设备与器材1、数字电路实验箱2、示波器3、函数信号发生器4、集成电路芯片（如计数器芯片、定时器芯片等）5、电阻、电容、导线等若干四、实验步骤1、设计电路原理图根据实验要求和原理，选择合适的计数器芯片和定时器芯片，并设计出相应的电路连接图。
确定芯片的引脚连接方式，以及与外部输入输出信号的连接关系。
2、搭建实验电路在数字电路实验箱上，按照设计好的电路原理图，插入相应的芯片和元器件，并使用导线进行连接。
仔细检查电路连接是否正确，确保无短路和断路现象。
3、调试电路接通实验箱电源，使用示波器观察输入信号和输出信号的波形，检查电路是否正常工作。
调整函数信号发生器的输出频率和幅度，观察频率计的测量结果是否准确。
4、记录实验数据在不同的输入信号频率下，记录频率计的测量值，并与函数信号发生器的设定值进行比较。
分析测量误差产生的原因，并尝试采取相应的措施进行改进。
五、实验数据与分析以下是在实验中记录的部分数据：｜输入信号频率（Hz）｜测量值（Hz）｜误差（％）｜｜｜｜｜｜100|98|2|｜500|495|1|｜1000|990|1|｜2000|1980|1|从数据中可以看出，测量值与输入信号的实际频率存在一定的误差。
频率计实验报告(二)
频率计实验报告（二）引言概述：本文是关于频率计实验报告的第二篇。
在上一篇实验报告中，我们介绍了频率计的原理和使用方法。
在本文中，我们将继续讨论频率计的准确性、稳定性以及实验中可能遇到的问题和解决方法。
通过本次实验，我们将深入了解频率计的性能和应用情况。
正文：一、频率计的准确性1. 选择合适的输入信号：合适的输入信号能够提高频率计的准确性。
应根据实际需求选择合适的信号源，例如使用稳定的标准信号源进行校准，或者根据被测信号的特点进行合理选择。
2. 校准频率计：频率计应定期进行校准，确保准确性。
校准过程中需注意输入电平、信号形状等因素对准确性的影响，及时进行调整和校准，提高频率计的准确性。
二、频率计的稳定性1. 加强电源管理：频率计的稳定性与供电电压、电源干扰等因素密切相关。
合理管理电源，选择稳定的供电电压，避免电源波动对频率计稳定性的影响。
2. 提高抗干扰能力：频率计应具备一定的抗干扰能力，可以通过加装滤波器、进行屏蔽等方式减小外部干扰对频率计的影响，提高稳定性。
3. 保持恒温环境：频率计对环境温度敏感，应保持恒温环境，避免温度变化对频率计稳定性的影响。
三、实验中可能遇到的问题及解决方法1. 频率计读数不稳定：可能是由于输入信号波动引起的，可以尝试增加信号源的稳定性或调整信号输入方式。
2. 频率计误差较大：可能是由于输入电平过高或过低导致的，可以通过减小或增大输入信号电平进行调整。
3. 频率计显示故障：可能是由于设备故障引起的，可以检查设备连接是否正常、是否存在损坏等问题，并进行相应维修或更换操作。
四、实验中的注意事项1. 注意输入信号的频率范围：在实验中应选择适合频率范围的输入信号，避免超出频率计的测量范围。
2. 避免过高电压输入：过高的输入电压可能导致频率计损坏或显示异常，需根据设备的额定电压进行输入控制。
3. 防止外界干扰：实验时需注意周围环境的电磁干扰，如尽量远离其他电磁辐射源，以确保测量准确性和稳定性。
频率计的制作实验报告
频率计的制作实验报告实验目的：本实验的目的是通过制作一个简单的频率计，了解频率计的工作原理以及实际应用。
实验仪器与材料：1. 模块化电子实验箱2. 函数信号发生器3. 示波器4. 电压表5. 电阻、电容等基本元件实验原理：频率计是用于测量信号频率的一种仪器。
其基本原理是利用周期性信号的周期长度与频率之间的倒数关系，通过计算周期长度来确定信号的频率。
实验步骤：第一步：搭建电路1. 将函数信号发生器的输出接入电路板上的输入端，作为输入信号源。
2. 将电路板上的元件按照电路图连接，包括电容、电阻等。
确保电路连接正确。
第二步：调试电路1. 将函数信号发生器的频率设置为一个已知的数值，例如1000Hz。
2. 使用示波器测量电路输出端信号的周期长度。
3. 使用计算器计算出信号的频率。
4. 调整电路参数，直到测量到的频率与设定的频率相等。
第三步：验证测量准确性1. 将函数信号发生器的频率调整到其他已知值，例如2000Hz。
2. 重复上述步骤，测量并计算信号的频率。
3. 比较测量到的频率与设定的频率，验证测量准确性。
实验结果与分析：通过实验，我们成功制作了一个简单的频率计。
在调试电路的过程中，我们可以通过测量输出信号的周期长度，并利用频率的倒数与周期长度的关系计算出信号的频率。
通过与设定的频率进行比较，验证了测量的准确性。
实验中可能存在的误差主要来自于电路元件的稳定性以及测量设备的精度。
为了提高测量准确性，可以选择更稳定的元件，并使用更精确的测量设备。
实验结论：本实验通过制作一个简单的频率计，深入了解了频率计的工作原理和实际应用。
通过测量信号的周期长度并计算出频率，我们可以准确地测量信号的频率。
实验结果验证了测量的准确性，并提出了进一步提高准确性的建议。
频率计在电子测量中具有重要的应用价值，可以广泛应用于通信、电子设备维修等领域。
简易频率计实验报告
实验二简易数字频率计实验目的：（1）学会各种简易数字频率计的设计方法（2）学会VHDL的多进程及多层次设计方法实验原理：设计一个四位数字频率计，此频率计共分四档。
一档：0~9999Hz二档：10~99.99kHz三档：100~999.9kHz四档：1~10MHz分频器模块FEN通过对1Hz的时钟的分频得到0.5Hz的时钟信号。
测频模块FTEST,是整个程序的核心，此模块完成在1s的时间内对被测信号计数的功能，并通过输出数据实现自动换挡的功能。
LOCK模块用来锁存数据。
实验内容：在MAX+plusII中用VHDL语言输入FEN2 、MUX21、CD源程序，保存名字与实体名一致，后缀为vhd,选择目标器件为EP1K30TC144-3，然后进行编译、仿真。
参考程序：1、FEN通过对1Hz的时钟的分频得到0.5Hz的时钟信号。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fen ISPORT(clk:IN STD_LOGIC;q:OUT STD_LOGIC);END fen;ARCHITECTURE fen_arc OF fen ISBEGINPROCESS(clk)VARIABLE x:STD_LOGIC;BEGINIF clk'EVENT AND clk='1'THENx:=NOT x;END IF;q<=x;END PROCESS;END fen_arc;波形仿真图：2、FTSET此模块完成在1s的时间内对被测信号计数的功能，并通过输出数据实现自动换挡的功能。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ftest ISPORT(clr,Fx,door:IN STD_LOGIC;alm:OUT STD_LOGIC;q3,q2,q1,q0,dang:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END ftest;ARCHITECTURE CORN_ARC OF ftest ISBEGINPROCESS(door,Fx)VARIABLE c0,c1,c2,c3,c4,c5,c6 :STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE x:STD_LOGIC;BEGINIF Fx'EVENT AND Fx='1'THENIF door='1'THENIF c0<"1001"THENc0:=c0+1;ELSEc0:="0000";IF c1<"1001"THENc1:=c1+1;ELSEc1:="0000";IF c2<"1001"THENc2:=c2+1;ELSEc2:="0000";IF c3<"1001"THENc3:=c3+1;ELSEc3:="0000";c4:=c4+1;ELSEc4:="0000";IF c5<"1001"THEN c5:=c5+1;ELSEc5:="0000"; IF c6<"1001"THEN c6:=c6+1;ELSEc6:="0000";alm<='1';END IF;END IF;END IF;END IF;END IF;END IF;END IF;ELSEIF clr='0'THENalm<='0';END IF;c6:="0000";c5:="0000";c4:="0000";c3:="0000";c2:="0000";c1:="0000";c0:="0000";END IF;IF c6/="0000"THENq3<=c6;q2<=c5;q1<=c4;q0<=c3;dang<="0100";ELSIF c5/="0000"THEN q3<=c5;q2<=c4;q1<=c3;q0<=c2;dang<="0011";q3<=c4;q2<=c3;q1<=c2;q0<=c1;dang<="0010";ELSEq3<=c3;q2<=c2;q1<=c1;q0<=c0;dang<="0001";END IF;END IF;END PROCESS;END CORN_ARC;波形仿真图：3、LOCK模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LOCK ISPORT(A0,A1,A2,A3,A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);q0,q1,q2,q3,q4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);clk:IN STD_LOGIC);END LOCK;ARCHITECTURE ART OF LOCK ISBEGINPROCESS(clk)BEGINIF(clk'EVENT AND clk='1')THEN q0<=A0;q1<=A1;q2<=A2;q3<=A3;q4<=A4;END IF;END PROCESS;END ART;波形仿真图：顶层仿真波形：实验结果：实现了四位数字频率计的设计。
频率计实验报告频率计实验报告xx011014
频率计实验报告频率计实验报告xx011014 数字逻辑与处理器基础实验三频率计实验实验目的：掌握频率计的原理和设计方法。
实验工具：1 Verilog语言2 Quartus II 9.03 DE2实验板实验设计：1 总体思路以及模块总述设计的基本思路是按照实验指导书上给出的原理图划分模块。
①待测信号产生模块signalinput.v ：由指导书给出，用于产生待测信号sigin ；② 1Hz 时钟产生模块clk_1hz.v：通过实验板50MHz 产生1Hz 时钟clk_1hz；③控制信号产生模块control.v ：通过1Hz 时钟，产生频率计所需的使能信号en ，同步清零信号reset ，锁存信号la ，生成一个3秒钟的频率计数周期；④十分频模块div_10.v:若量程选择信号sw_2为高电平，则待测信号需进行十分频；⑤计数器模块counter.v :频率计的核心部分，包括四位十进制计数器，以及对应七段译码器的译码器。
这里我把实验指导书中的译码模块整合在了里面，原因是认为在这个设计中单做一个译码模块意义不大，整合在里面翻倒方便一些；⑥信号锁存模块lat.v :当锁存信号la 为高电平时，锁存输出持续显示；⑦顶层模块div.v ：进行各分立模块的功能综合；2 模块分述(1) 待测信号产生模块代码：module signalinput(testmode,sysclk,sigin);input [1:0] testmode;//00,01,10,11分别代表4种频率，分别为3125，6250，50，12500Hz ，使用SW1~SW0来控制input sysclk;//系统时钟50Moutput sigin;//输出待测信号reg[20:0] state;reg[20:0] divide;reg sigin;initialbeginsigin=0;state=21"b[***********]000;divide=21"b000000_1111_1010_0000000; endalways@(testmode)begincase(testmode[1:0])2"b00:divide=21"d16000; //3125Hz2"b01:divide=21"d8000; //6250Hz2"b10:divide=21"d1000000; //50Hz2"b11:divide=21"d4000; //12500Hzendcaseendalways@(posedge sysclk)//按divide 分频beginif(state==0)sigin=~sigin;state=state+21"b0_00__0000_0000_0000_0000_10; if(state==divide)state=27"b000_0000_0000_0000_0000_0000_0000; endendmodule可以看出大致由两部分构成：频率选择、分频。
频率计——电子电路实验报告
电子电路实验报告学院（系）电子与信息工程学院专业电子信息工程（中意）学生姓名秦翰学号11523032013 年8 月2日一、数字频率计的原理频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号。
因此数字频率计实际是一个脉冲计数器，即在单位时间里所统计的脉冲个数，所以我们课题研究的主要内容放在计数脉冲电路。
实际应用中测量频率和周期的方法一般可分为无源测频法、有源测频法及计数器法等方法。
计数器法，又分为直接测频法和间接测频法。
（1）直接测频法，即在一定闸门时间内测量被测信号的脉冲个数。
用一标准闸门信号（闸门宽度为T c ）对被测信号的重复周期进行计数，计数结果为N x 时，其待测频率为时间T c 为标准闸门宽度（s ），N x 为计数器计出的脉冲个数（重复周期数），测量的精度主要取决于计数N x 的误差。
其特点在于：测量方法简单；待测信号频率越高，精度越高；测量时间越长，误差越小；但当待测信号频率较低时，误差较大。
（2）间接测频法，如周期测频法。
此法是在待测信号的一个周期T x 内，记录标准频率信号变化次数N 0。
这种方法测出的频率是x F =0N /x T （公式2-2） 此法的特点是低频检测时精度高，但高频检测时误差很大。
为了提高T 法高频测量时的精度可通过A 分频使待测信号的周期扩大A 倍。
数字频率计作为数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。
随着复杂可编程逻辑器件的广泛应用，以EDA 工具作为开发手段，运用VHDL 语言。
将使整个系统大大简化。
提高整体的性能和可靠性。
1.电路的组成及工作原理(1) 电路的组成数字频率计一般都由振荡器、分频器、三级CMOS 反相器、控制器、计数译码器、LED 显示器这几部分组成。
首先晶振信号由振荡器的振荡电路产生一个标准频率信号，经分频器分频得到2Hz 的控制脉冲。
实验报告_频率计
实验报告_频率计数字逻辑与处理器基础实验频率计实验报告姓名：学号：2012011250班级：组号：S2⽬录实验⼋：频率计 (3)⼀、实验⽬的 (3)⼆、实验内容 (3)(⼀) 设计⽅案 (3)1. 待测信号产⽣模块 (3)2. 分频模块 (4)3. 计数器模块 (4)4. 16位锁存器模块 (5)5. 控制信号产⽣模块 (6)6. 译码模块 (7)7. 扫描模块 (8)(⼆) 仿真结果 (9)(三) 实验硬件调试 (10)1. ⾯积与速度的关系清单 (10)2. 综合电路图 (12)3. 实验调试结果 (12)三、实验总结 (13)实验⼋：频率计⼀、实验⽬的掌握频率计的原理和设计⽅法⼆、实验内容(⼀)设计⽅案频率计⽤于对⼀个未知频率的周期信号进⾏频率测量，在1s内对信号周期进⾏计数，即为此周期信号的频率。
频率计内部实现框图如下所⽰，其内部包括频率量程处理模块（10 分频）、时钟频率产⽣模块、控制信号产⽣模块、⼗进制计数器模块、锁存器模块、译码显⽰模块等。
下⾯对⼏个模块分别作出阐释。
1.待测信号产⽣模块系统时钟信号为100MHz，利⽤不同的分频⽐将系统时钟分成四组不同的待测信号：3125Hz，6250Hz，50Hz，12500Hz。
将以上四组信号作频率计的输⼊。
具体代码如下，代码⽂件为siginput.v2.分频模块产⽣三个不同的分频⽐，其中两个将系统时钟分为1Hz信号和1KHz信号，分别作为计数时钟和扫描时钟；另⼀个分频⽐为10，⽤于⾼量程下的测量。
具体代码如下，代码⽂件为divider.v3.计数器模块这是⼀个四位⼗进制的计数器，当待测信号的上升沿来临，在使能信号enable有效，复位信号reset⽆效时开始计数。
具体代码如下，代码⽂件为counter.v4.16位锁存器模块输⼊为计数器产⽣的16位输出，lock信号（⾼电平）有效时输出锁定，否则，输出透明显⽰计数器值。
具体代码如下，代码⽂件为latch_16bits5.控制信号产⽣模块产⽣计数器的使能信号enable（⾼电平有效）、复位清零信号reset（低电平有效）以及锁存器的锁存信号lock（⾼电平锁存，低电平透明输出）。
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数字逻辑与处理器基础实验
频率计
实验报告
姓名：
学号：2012011250
班级：
组号：S2
目录
实验八：频率计 (3)
一、实验目的 (3)
二、实验内容 (3)
(一) 设计方案 (3)
1. 待测信号产生模块 (3)
2. 分频模块 (4)
3. 计数器模块 (4)
4. 16位锁存器模块 (5)
5. 控制信号产生模块 (6)
6. 译码模块 (7)
7. 扫描模块 (8)
(二) 仿真结果 (9)
(三) 实验硬件调试 (10)
1. 面积与速度的关系清单 (10)
2. 综合电路图 (12)
3. 实验调试结果 (12)
三、实验总结 (13)
实验八：频率计
一、实验目的
掌握频率计的原理和设计方法
二、实验内容
(一)设计方案
频率计用于对一个未知频率的周期信号进行频率测量，在1s内对信号周期进行计数，即为此周期信号的频率。
频率计内部实现框图如下所示，其内部包括频率量程处理模块（10 分频）、时钟频率产生模块、控制信号产生模块、十进制计数器模块、锁存器模块、译码显示模块等。
下面对几个模块分别作出阐释。
1.待测信号产生模块
系统时钟信号为100MHz，利用不同的分频比将系统时钟分成四组不同的待测信号：3125Hz，6250Hz，50Hz，12500Hz。
将以上四组信号作频率计的输入。
具体代码如下，代码文件为siginput.v
2.分频模块
产生三个不同的分频比，其中两个将系统时钟分为1Hz信号和1KHz信号，分别作为计数时钟和扫描时钟；另一个分频比为10，用于高量程下的测量。
具体代码如下，代码文件为divider.v
3.计数器模块
这是一个四位十进制的计数器，当待测信号的上升沿来临，在使能信号enable有效，复位信号reset无效时开始计数。
具体代码如下，代码文件为counter.v
4.16位锁存器模块
输入为计数器产生的16位输出，lock信号（高电平）有效时输出锁定，否则，输出透明显示计数器值。
具体代码如下，代码文件为latch_16bits
5.控制信号产生模块
产生计数器的使能信号enable（高电平有效）、复位清零信号reset（低电平有效）以及锁存器的锁存信号lock（高电平锁存，低电平透明输出）。
此模块的输入时钟信号，考虑到计数时间问题，没有采用1Hz的counter_clk信号，采用了1KHz的scanning_clk 信号，在时钟的上升沿触发。
故而，计数时要计1000个scanning_clk周期。
每个计数周期（1000个scanning_clk周期），此模块中产生的三个控制信号是一个循环，流程如下：
第一个时钟上升沿到来时
第二个时钟上升沿到来时
复位清零。
第三个时钟上升沿到来时
开始计数。
第1003个时钟上升沿到来时
计数满1000次，停止计数。
第1004个时钟上升沿到来时
锁存器透明输出。
循环上述过程，不断检测待测信号频率
具体代码如下，代码文件为control.v
6.译码模块
搭建七段译码器（本实验要求是八位输出，将小数点位置1即可），对于输入的4bit 数据，该译码器能即时地翻译为相应的数字显示出来。
真值表如下：
具体代码如下，代码文件为segment_4to7.v
7.扫描模块
接下来需要利用上述译码器，结合扫描功能，能让四个数码管显示出给定的四个（不一定相同的）数字。
其中，扫描电路驱动每一位的阳极信号和相应的阴极模式，以高于人眼能察觉的速率不断扫描更新（本实验中为1KHz）。
每一位数字被点亮的时间只有四分之一，但由于眼睛在数字变亮之前感觉不到数字变暗过程，因此感觉数字一直都是亮的。
借助此方法，可以仅用一套数据的输入端口而显示出看起来不同的四个数字。
扫描电路时序关系如下：
具体代码如下，代码文件为scanning_clk
(二)仿真结果
低量程，显示的结果为3125Hz.
低量程，显示的结果为6250Hz
(三)实验硬件调试
1.面积与速度的关系清单
2.综合电路图
3.实验调试结果
经助教验收，实验调试结果正常。
三、实验总结
这是本课程的第一个综合实验，总的来说，难度有点大，耗费时间较多。
该实验的特点是，涉及多个模块，所用到的知识比较综合，比较全面。
我一开始写代码时，先把整个实验分成几个相应的小模块，然后一个一个写，最后综合调试。
但是，我并没有在写完每个模块后分别进行调试，这也导致我最终耗费了大量的时间在debug.开始用modelism仿真时，发现波形不对，于是开始查找代码错误，由于模块太多，根本不知道哪里错了。
就这样一边检查，一边修改，一边调试，可是最后仿真出来的波形还是不对。
再后来，由于仿真太耗时间了，我直接用开发板进行综合调试，综合的结果正确。
但，开发板上的数码管全为0，而且根本就不知道哪里出错了。
没办法，又开始用modelism仿真，这次的仿真一直从下午持续到晚上，我几乎对所有的信号进行了监测，分析，修改，最终，在巨大的努力下，终于调试成功。
最后，只想说，这次实验做得真是不容易……。