四位十进制频率计
电子课程设四位十进制计数器
目录一、设计任务与要求 (2)二、总体框图 (2)三、选择器件 (3)四、功能模块 (3)五、总体设计电路 (12)四位十进制频率计一、设计任务与要求1、用大规模可编程器件设计一个数字频率计，主要技术指标如下：1)频率测量范围：1Hz~10kHz。
2)数字显示位数：4位数字显示。
3)测量时间：t<=1.5s。
2、利用设计软件对EP1C12Q240C8器件进行设计输入设计仿真及器件编程，使其具备要求的逻辑功能。
3、计算参数，安装、调试电路。
4、画出完整电路图，写出设计总结报告。
5、选作内容：用数字频率计测量信号周期。
二、总体框图模块功能1)计数器：实现十进制计数功能。
2)锁存器：锁存信号。
3)频率信号控制发生器：输入端clk收到1Hz信号后，其输出端testen控制各个计数器的使能，clr_cnt控制各个计数器的清零，load控制锁存器内数据的输出。
4)译码驱动电路：将锁存器输出的BCD码译码，译码后输送到译码显示器件。
5)数码管显示：显示待测信号的频率值。
设计思路频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。
这就要求testpl的计数使能信号tsten能产生一个1秒脉宽的周期信号，并对频率计的每一计数器cnt10的使能端ena进行同步控制。
当tsten为高电平"1"时，允许计数；为低电平"0"时停止计数，并保持其计数结果。
在停止计数期间，首先需要一个锁存信号load的上跳沿将计数器在前1 秒种的计数值锁存进16位锁存器reg16b中。
锁存信号之后，必须有一个清零信号clr_cnt对计数器进行清零，为下1 秒的计数操作做准备，然后由数码管显示出来。
三、选择器件电路中的所有器件都是VHDL语言设计生成的，所以无通用常规器件。
四、功能模块分频器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div isport(clk_in:IN std_logic;div_outb,div_outc:out std_logic);end div;ARCHITECTURE a of div issignal fre_nb:integer range 0 to 25000000;signal fre_nc:integer range 0 to 100000;signal clk_tmpb:std_logic;signal clk_tmpc:std_logic;begindiv_outb<=clk_tmpb;div_outc<=clk_tmpc;process(clk_in) beginif falling_edge(clk_in) then if fre_nb>24999999 then fre_nb<=0;clk_tmpb<=not clk_tmpb; elsefre_nb<=fre_nb+1; end if;if fre_nc>99999 then fre_nc<=0;clk_tmpc<=not clk_tmpc; elsefre_nc<=fre_nc+1; end if; end if;end process;end a;逻辑功能：将50MH 分频为单位脉冲1Hz 和扫描频率。
4位的十进制的数字频率计
--VHDL 频率计--一个有效位为4位的十进制的数字频率计。
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity freq isport(fsin:in std_logic;--被测信号clk:in std_logic;--基准时间，1Hzreset : in std_logic;show:out std_logic_vector(6 downto 0);--数码管段码输出row:out std_logic_vector(3 downto 0));--数码管选择信号end freq;architecture one of freq issignal test_en:std_logic;signal clear:std_logic;--复位信号signal data:std_logic_vector(15 downto 0);--bcdsignal data_in:std_logic_vector(3 downto 0);--单个数码管显示signal row_in:std_logic_vector(3 downto 0);--数码管的选择begin--分频，得到0.5Hz信号test_enprocess(clk)beginif clk'event and clk='1' thentest_en<=not test_en;end if;end process;clear<=not clk and not test_en;--定义clear信号process(fsin)beginif reset= '1' thenrow_in <= "0001";elsif fsin'event and fsin='1' thenif row_in="0001" then row_in<="0010";elsif row_in="0010" then row_in<="0100";elsif row_in="0100" then row_in<="1000";elsif row_in="1000" then row_in<="0001";end if;end if;end process;--在1秒钟时间内对被测脉冲信号计数process(fsin,test_en)beginif clear='1' then data<="0000000000000000";elsif fsin'event and fsin='1' thenif test_en='1' thenif data(15 downto 0)="1001100110011001" then data<=data+"0110011001100111"; --9999->0000elsif data(11 downto 0)="100110011001" then data<=data+"011001100111";--999->1000elsif data(7 downto 0)="10011001" then data<=data+"01100111";--99->100elsif data(3 downto 0)="1001" then data<=data+"0111";--9->10else data<=data+'1';end if;end if;end if;end process;--根据所选数码管显示数据process(row_in)beginrow(3 downto 0)<=row_in(3 downto 0);case row_in iswhen "0001"=>data_in<=data(3 downto 0);when "0010"=>data_in<=data(7 downto 4);when "0100"=>data_in<=data(11 downto 8);when "1000"=>data_in<=data(15 downto 12);when others=>data_in<="XXXX";end case;end process;--根据欲显示的数据配置数码管process(data_in)begincase data_in iswhen "0000"=>show<="0111111";when "0001"=>show<="0000110";when "0010"=>show<="1011011";when "0011"=>show<="1001111";when "0100"=>show<="1100110";when "0101"=>show<="1101101";when "0110"=>show<="1111101";when "0111"=>show<="0000111";when "1000"=>show<="1111111";when "1001"=>show<="1101111";when others=>show<="1000110";end case;end process;end one;--------------------------------------------------------------------实验要求：设计一个有效位为4位的十进制的数字频率计。
4位十进制频率计设计
4位十进制频率计设计频率计是一种用来测量信号频率的仪器或设备，它广泛应用于电子、通信、无线电、音频和视频等领域。
本文将介绍一种设计思路，用于实现一个4位十进制频率计。
==设计思路==为了设计一个能够测量高精度频率的4位十进制频率计，我们需要考虑以下几个关键因素：1.输入范围：频率计应该能够适应不同频率范围的输入信号，从几赫兹到几百兆赫兹。
为了实现这一点，我们可以选择一个高性能的计数器和适当的预分频器。
2.分辨率：分辨率是指频率计能够测量的最小变化量。
较高的分辨率可以提供更精确的测量结果。
为了实现较高的分辨率，我们可以选择一个高位数的计数器以及适当的预分频器。
3.显示和输出：频率计应该能够以易读的方式显示测量结果，并可以通过输出接口连接到其他设备或系统。
基于以上要求，我们可以采用以下设计思路来实现4位十进制频率计。
1.时钟源：选择一个高稳定性的晶振作为频率计的时钟源。
晶振的稳定性对于频率计的测量精度非常重要。
2.频率测量：我们可以使用计数器和预分频器的组合来测量输入信号的频率。
计数器将输入信号进行计数，并以预定的时间间隔将计数器的值读取到显示寄存器中。
a.计数器：选择一个具有足够位数的计数器，以提供较高的分辨率。
例如，采用16位或者更高位的计数器，可以提供较高的计数能力和分辨率。
b.预分频器：使用预分频器将输入信号的频率降低到易于计数器处理的范围内。
预分频器的选择要根据输入信号的频率范围来确定。
比如，对于输入信号频率范围为几赫兹到几百兆赫兹，我们可以选择一个可设置不同分频系数的预分频器。
c.计数时间：选择一个适当的计数时间来保证测量结果的准确性。
较短的计数时间会降低分辨率，较长的计数时间会增加测量误差。
通过权衡这两者，我们可以设定一个合适的计数时间。
3.显示和输出：在实现频率计的显示和输出功能时，我们可以采用以下几种方式：a.LED数码管：选择一个4位数码管显示器来显示频率测量结果。
设计一个驱动电路，将显示寄存器中的计数值转换为相应的数码管显示。
四位十进制频率计
四位十进制频率计EDA实验报告实验四四位十进制频率计实验目的1.掌握四位十进制频率计的工作原理并能够用virlog语言编写代码，进一步熟悉EDA6000实验箱的使用方法。
2.进一步熟悉quartusII建立程序编译、仿真及下载的操作流程并学会四位十进制频率计的Verilog硬件设计。
3.代码modulefrecounter(clk,uclk,ge_bit,shi_bit,bai_bit,qian_bit);input clk,uclk;output [3:0] ge_bit,shi_bit,bai_bit,qian_bit;reg [3:0]ge_bit,shi_bit,bai_bit,qian_bit;reg div,en,load,cls;reg [3:0] A,B,C,D;always @(negedge clk)begin div=~div;en=div;load=~en;cls=clk&load;endalways @(posedge uclk or posedge cls)beginif(cls) begin A=4'd0;B=4'd0;C=4'd0;D=4'd0; endelse if(en) begin A=A+4'd1;if(A==4'D10) begin A=4'd0;B=B+4'd1; endif(B==4'D10) begin B=4'd0;C=C+4'd1; endif(C==4'D10) begin C=4'd0;D=D+4'd1; endendendalways @(posedge load)beginge_bit=A;shi_bit=B;bai_bit=C;qian_bit=D;endendmodule实验步骤1.新建Verilog工程，编写代码并保存至与模块名对应的文件夹。
四位十进制频率计的设计
十进制计 数模块
4位十进制频率计的外部接口
四位十进制频率计的端口说明
F1Hz：给tctl aa模块提供1Hz的频率输入。 Fin :被测频率输入。 Scan_clk:给scan_led模块提供扫描频率输 入（建议为200Hz，以方便计数）。 Bt[1..0]:片选信号输出。 Sg[6..0]:译码信号输出。 Cout:进位输出。
当系统正常工作时外界提供的1hz的输入信号经过测频控制信号发生器进行信号的变换产生计数信号被测的信号通过信号整形电路产生同频率的矩形波送入计数模块计数模块对输入的矩形波进行计数将计数结果送入锁存器中保证系统可以稳定的显示数据显示译码器将二进制表示的计数结果转换成相应的能够在八段数码显示管上可以显示的十进制结果
5，TCTL时序仿真 ， 时序仿真
(8) 分析波形
Tctl 的波形仿真
6，完成reg16_2129源程序的输入，并进行编译， ，完成 源程序的输入， 源程序的输入 并进行编译， 如果编译有错误，进行修改后，再编译，直到无误为止。 如果编译有错误，进EG16—2129时序仿真 ， 时序仿
脉冲发生器电路、测频控制信号发生器电路、计 数模块电路、锁存器、译码驱动电路
各部分的原理
TESTCTL为测频控制信号发生器。TESTCTL的计数使能信 号TSTEN能产生一个1 s宽的周期信号，并对频率计的每 一计数器CNT10的ENA使能端进行同步控制：当TSTEN高 电平时允许计数、低电平时停止计数 REG32B为锁存器。在信号Load的上升沿时，立即对模块 的输入口的数据锁存到REG32B的内部，并由REG32B的输 出端输出，然后，七段译码器可以译码输出。在这里使 用了锁存器，好处是可以稳定显示数据，不会由于周期 性的清零信号而不断闪烁。 CNT10为十进制计数器。有一时钟使能输入端ENA，用于 锁定计数值。当高电平时允许计数，低电平时禁止计数。 SEVYM为七段译码显示驱动电路，可以将频率计数的结 果译成能在数码管上显示相对应的阿拉伯数字，便于读 取测量的结果。
4位10进制数字频率计
重庆交通大学信息科学与工程学院综合性实验报告姓名：学号班级：专业级班实验项目名称：四位十进制频率计设计实验项目性质：综合性设计实验实验所属课程： EDA技术实验室(中心)：现代电子实验中心指导教师：实验完成时间： 2011 年 10月 29日一、课题任务与要求设计一个数字频率计，能用数码管动态当前输入频率，并能达到以下要求：1、四位十进制频率计2、显示范围1Hz~10KHz3、显示时间不少于1S4、具有记忆显示的功能，即在测量过程中不刷新数据，等结束后才显示测量结果，给出待测信号的频率值，并保存到下一次测量结束。
二、设计系统的概述1、分析设计要求可知：此系统需用到多路时钟信号，因此在设计时首先考虑之中信号的引入，本设计中从外部输入频率为1Hz的CLK1Hz信号，然后通过编程将此信号进行处理得到所需的多路信号：en是使能信号、l ock是锁存信号、rst是复位信号，它们的基本时序关系如下：2、设计一个4位的十进制加法计数器，用来统计1s内输入的外部脉冲个数（单位时间内的输入脉冲数即输入信号的频率）。
3、为了能够使数码管上的示数保持至少1s还需要配合lock锁存信号设计一个锁存器，在锁存信号有效期间，数码管的示数保持不变。
4、当完成了计数之后还需对4位十进制计数器的输出信号进行译码输出，在此设计了一个7段数码管的译码显示电路。
三、单元电路的设计与分析（重点描述自己设计部分）总体设计电路框图：1、时钟控制电路（clock）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clock isport(clk1Hz:in std_logic;rst,en,lock:out std_logic);end entity clock;architecture one of clock issignal div2:std_logic;beginp1:process(clk1Hz)beginif(clk1Hz'event and clk1Hz='1') thendiv2<=not div2;end if;end process p1;p2:process(clk1Hz,div2)beginif clk1Hz='0' and div2='0' then rst<='1';else rst<='0';end if;end process p2;en<=div2;lock<=not div2;end one;2、一位的十进制计数电路（cnt10）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 isport(clk,rst,en:in std_logic;count:out std_logic;q:out std_logic_vector(3 downto 0));end entity cnt10;architecture one of cnt10 issignal temp:std_logic_vector(3 downto 0);beginprocess(clk,rst,en)beginif rst='1' then temp<="0000";elsif(clk'event and clk='1')and en='1' thenif temp="1001" then temp<="0000";count<='1';else temp<=temp+1;count<='0';end if;end if;end process;q<=temp;end one;3、四位十进制计数器电路(cnt4_10)library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt4_10 isport(clkin,rst,en:in std_logic;count:out std_logic;q:out std_logic_vector(15 downto 0));end entity cnt4_10;architecture one of cnt4_10 iscomponent cnt10 isport(clk,rst,en:in std_logic;count:out std_logic;q:out std_logic_vector(3 downto 0));end component;signal temp:std_logic_vector(2 downto 0);beginu1:cnt10 port map(clkin,rst,en,temp(0),q(3 downto 0));u2:cnt10 port map(temp(0),rst,en,temp(1),q(7 downto 4));u3:cnt10 port map(temp(1),rst,en,temp(2),q(11 downto 8));u4:cnt10 port map(temp(2),rst,en,count,q(15 downto 12));end architecture one;4、锁存器电路(reg16)library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg16 isport(lockin:in std_logic;din:in std_logic_vector(15 downto 0);dout:out std_logic_vector(15 downto 0));end entity reg16;architecture one of reg16 isbeginprocess(lockin,din)beginif lockin'event and lockin='1'then dout<=din;end if;end process;end architecture one;5、译码显示电路(shuma)library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity shuma isport(din:in std_logic_vector(15 downto 0);dout:out std_logic_vector(27 downto 0));end entity shuma;architecture one of shuma isbeginprocess(din)beginfor i in 0 to 3 loopcase din((4*i+3) downto (4*i)) iswhen "0000"=>dout((7*i+6) downto (7*i))<="0111111";when "0001"=>dout((7*i+6) downto (7*i))<="0000110";when "0010"=>dout((7*i+6) downto (7*i))<="1011011";when "0011"=>dout((7*i+6) downto (7*i))<="1001111";when "0100"=>dout((7*i+6) downto (7*i))<="1100110";when "0101"=>dout((7*i+6) downto (7*i))<="1101101";when "0110"=>dout((7*i+6) downto (7*i))<="1111101";when "0111"=>dout((7*i+6) downto (7*i))<="0000111";when "1000"=>dout((7*i+6) downto (7*i))<="1111111";when "1001"=>dout((7*i+6) downto (7*i))<="1101111";when others=>NULL;end case;end loop;end process;end architecture one;6、元件例化总电路library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity freq_counter isport(clockin,freq:in std_logic;cout:out std_logic;dout:out std_logic_vector(27 downto 0));end entity freq_counter;architecture one of freq_counter iscomponent clock isport(clk1Hz:in std_logic;rst,en,lock:out std_logic);end component clock;component cnt4_10 isport(clkin,rst,en:in std_logic;count:out std_logic;q:out std_logic_vector(15 downto 0));end component cnt4_10;component reg16 isport(lockin:in std_logic;din:in std_logic_vector(15 downto 0);dout:out std_logic_vector(15 downto 0));end component reg16;component shuma isport(din:in std_logic_vector(15 downto 0);dout:out std_logic_vector(27 downto 0));end component shuma;signal temp0,temp1,temp2:std_logic;signal temp3,temp4:std_logic_vector(15 downto 0);beginu1:clock port map(freq,temp0,temp1,temp2);u2:cnt4_10 port map(clockin,temp0,temp1,cout,temp3);u3:reg16 port map(temp2,temp3,temp4);u4:shuma port map(temp4,dout);end architecture one;四、电路的仿真、结果及分析当程序设计完成之后，新建波形文件仿真如下：其中：freq表示外部提供的基准时钟信号，频率为1Hz；clockin表示外部待测信号频率，输入值范围0~9999Hz；cout表示计数溢出标志，当计数器完成一轮计数后自动置1；dout表示输出信号，总共28路（每7路接一个数码管，总共可以接4个数码管），分别对应显示输入信号频率的千、百、十、个位从图中可以看出：当clockin输入值为1000Hz时，dout输出0000110011111101111110111111即：1000当clockin输入值为500Hz时，dout输出0111111110110101111110111111即：0500当clockin输入值为200Hz时，dout输出0111111101101101111110111111即：0200输出结果是正确的，和输入应该得到的结果一致，表明程序设计基本没有问题。
【实验四】4位十进制频率计设计
实验原理 根据频率的定义和频率测量的基本原理，测定信 号的频率必须有一个脉宽为1秒的对输入信号脉 冲计数允许的信号；1秒计数结束后，计数值锁 入锁存器的锁存信号和为下一测频计数周期作准 备的计数器清0信号。这清0个信号可以由一个 测频控制信号发生器产生，即图4-1中的 TESTCTL，它的设计要求是，TESTCTL的计数 使能信号CNT_EN能产生一个1秒脉宽的周期信 号，并对频率计的每一计数器CNT10的ENA使
实验原理 能端进行同步控数。在停止计数期间，首先需要一个锁存信号 LOAD的上跳沿将计数器在前1秒钟的计数值锁 存进各锁存器REG4B中，并由外部的7段译码器 译出，显示计数值。设置锁存器的好处是，显示 的数据稳定，不会由于周期性的清零信号而不断 闪烁。
这清0个信号可以由一个测频控制信号发生器产生即图41中的testctl它的设计要求是testctl的计数使能信号cnten能产生一个1秒脉宽的周期信号并对频率计的每一计数器cnt10的ena使实验原理能端进行同步控制
EDA实验
【实验四】4位十进制频率计设计
实验目的
设计四位十进制频率计。 学习复杂数字系统的设计方法。
实验内容
实验结果与数据记录 1. 4位十进制频率计工作波形
实验要求 2. 编译、综合和适配频率计顶层设计文件，并编 程下载到目标器件EPF10K10中。建议选实验电 路模式0，数码管4-1（PIO31-PIO16）显示测 频输出；待测频率输入FIN由clock0输入，频率 可选4Hz、256HZ . . .或更高；1HZ测频控制信 号F1HZ由clock2输入（用电路帽选选1Hz）。
实验原理 锁存信号之后，必须有一清零信号RST_CNT对 计数器进行清零，为下1秒钟的计数操作作准备。 其工作时序波形如图4-2。
4位十进制频率计设计
4位十进制频率计设计一、实验目的设计4位十进制频率计。
学习较复杂的数字系统设计方法。
二、实验原理根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值被锁入锁存器，计数器清零，为下一测频计数周期作准备。
这3个信号可以由一个测频控制信号发生器产生，即图5－1中的TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。
当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。
在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。
设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。
锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。
其工作时序波形如图5－2。
图5-1 4位十进制频率计顶层文件原理图图5-2 频率计测频控制器TESTCTL测控时序图实验步骤设计测频控制器1、为本项设计建立文件夹2、输入设计项目和存盘3、将设计项目设置成工程文件将测频控制器设置为工程文件。
4、选择目标器件并编译如果发现有错，排除错误后再次编译。
5、时序仿真接下来应该测试设计项目的正确性，即逻辑仿真，具体步骤如下：（1）建立波形文件。
用输入总线的方式给出输入信号仿真数据。
（2）输入信号节点。
（3）设置波形参量。
（4）设定仿真时间宽度。
（5）加上输入信号。
（6）波形文件存盘。
（7）运行仿真器。
（8）观察分析波形。
对照测频控制器工作原理，观察显示的时序波形是否正确。
（9）包装元件入库。
设计4位锁存器对照设计测频控制器的实验步骤，设计4位锁存器。
设计分频器设计顶层文件。
1、输入设计项目和存盘根据4位十进制频率计顶层文件原理图。
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四位十进制频率计————————————————————————————————作者：————————————————————————————————日期：一、设计任务与要求1.设计4位十六进制频率计，学习较复杂的数字系统设计方法；2.深入学习数字系统设计的方法与步骤；3.用元件例化语句写出频率计的顶层文件；4.用VHDL硬件描述语言进行模块电路的设计；5.设计硬件要求：PC机，操作系统为Windows2000/XP，本课程所用系统均为max+plus II 5.1设计平台，GW48系列SOPC/EDA实验开发系统。
二、总体框图2.1工作原理以及方案原理工作说明：根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。
这3个信号可以由一个测频控制信号发生器产生，即图（a）中的TESTCTL，它的设计要求是，TESTCTL的计数使能信号CNT_EN 能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT4B的ENA使能端进行同步控制。
当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。
在停止计数期间，首先需要产生一个锁存信号LOAD，在该信号上升沿时，将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。
设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。
锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。
其工作时序波形如图(a)。
图(a) 频率计测频控制器TESTCTL测控时序图2.2选择的设计方案：1.根据频率计的工作原理，将电路划分成控制器、计数器、锁存器和LED显示几个模块，控制器——产生1秒脉宽的计数允许信号、锁存信号和计数器清零信号计数器——对输入信号的脉冲数进行累计锁存器——锁存测得的频率值LED显示——将频率值显示在数码管上2.根据图（a）、（b）及（1）（2）描述的4位十进制频率计的工作原理，利用max+ plusII5.1对以上三者的程序进行文本编辑输入和仿真测试并根据图(b)，写出频率计的顶层文件，并给出其测频时序波形，及其分析。
3.频率计设计硬件验证。
编译、综合和适配频率计顶层设计文件，并编程下载进入目标器件中。
本实验目标器件是EP1K30TC144-3，实验电路选择模式0，4个数码管（数码4-1：PIO31-PIO16）显示测频输出；待测频率输入FIN由clock0输入，频率可选4Hz、256HZ . . .或更高；1HZ测频控制信号F1HZ可由clock2输入（用电路帽选选1Hz）。
2.3、总体框图三、选择器件1.装有Quartus II软件的微型计算机。
计算机的硬件尽可能高，至少可以实现Quartus II软件的使用。
2.硬件实现的芯片为PFGA/CPLD，芯片管脚的数量要保证足够设计的程序所要使用的数量，并且使其所有管脚都有可分配的管脚，可以实现Quartus II上综合、适配的程序下载后可以顺利实现。
四、功能模块（1）、十六进制计数LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4B ISPORT (CLK : IN STD_LOGIC;RST : IN STD_LOGIC;ENA : IN STD_LOGIC;OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC );END CNT4B;ARCHITECTURE behav OF CNT4B ISSIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINP_REG: PROCESS(CLK, RST, ENA)BEGINIF RST = '1' THEN CQI <= "0000";ELSIF CLK'EVENT AND CLK = '1' THENIF ENA = '1' THEN CQI <= CQI + 1;END IF;END IF;OUTY <= CQI ;END PROCESS P_REG ; --进位输出COUT<=CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); END behav;仿真图（2）扫描仪模块--seltimelibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity seltime isport(clk1,reset:in std_logic;D1,D2,D3,D4:in std_logic_vector(3 downto 0);daout:out std_logic_vector(3 downto 0);sel:out std_logic_vector(2 downto 0));end seltime;architecture fun of seltime issignal count:std_logic_vector(2 downto 0);beginsel<=count;process(clk1,reset)beginif(reset='0')thencount<="000";elsif(clk1 'event and clk1='1')thenif(count>="011")thencount<="000";elsecount<=count+1;end if;end if;case count iswhen"000"=>daout<=D1;when"001"=>daout<=D2;when"010"=>daout<=D3;when"011"=>daout<=D4;when others=>NULL;end case;end process;end fun;仿真图（3）、四位锁存library ieee;use ieee.std_logic_1164.all;entity reg4b isport ( load : in std_logic;din : in std_logic_vector(3 downto 0);dout : out std_logic_vector(3 downto 0) ); end reg4b;architecture behav of reg4b isbeginprocess(load, din)beginif load'event and load = '1' then dout <= din;end if;end process;end behav;仿真图（4）、测频控制器library ieee; -use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity testctl isport ( clkk : in std_logic;cnt_en,rst_cnt,load : out std_logic); end testctl;architecture behav of testctl issignal div2clk : std_logic;beginprocess( clkk )beginif clkk'event and clkk = '1' then div2clk <= not div2clk;end if;end process;process (clkk, div2clk)beginif clkk='0' and div2clk='0' then rst_cnt <= '1';else rst_cnt <= '0'; end if;end process;load <= not div2clk ; cnt_en <= div2clk;end behav;仿真图（5）、七段数码显示--deled 模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity deled isport(num:in std_logic_vector(3 downto 0);led:out std_logic_vector(6 downto 0)); end deled;architecture fun of deled isbeginled<="1111110"when num="0000"else"0110000"when num="0001"else"1101101"when num="0010"else"1111001"when num="0011"else"0110011"when num="0100"else"1011011"when num="0101"else"1011111"when num="0110"else"1110000"when num="0111"else"1111111"when num="1000"else"1111011"when num="1001"else"1110111"when num="1010"else"0011111"when num="1011"else"1001110"when num="1100"else"0111101"when num="1101"else"1001111"when num="1110"else"1000111"when num="1111"; end fun;仿真图（6）、3_8译码器模块--decode3-8library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity decode3_8 isport(sel:in std_logic_vector(2 downto 0);q:out std_logic_vector(7 downto 0));end decode3_8;architecture a of decode3_8 isbeginq<="11111110"when sel=0 else"11111101"when sel=1 else"11111011"when sel=2 else"11110111"when sel=3 else--"11101111"when sel=4 else-- "11011111"when sel=5 else"11111111";end a;仿真图（7）、分频器模块--div_clk1library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity div_clk1 isport(clk_in:in std_logic;div_out:out std_logic;div_clk2:out std_logic);end div_clk1;architecture a of div_clk1 issignal fre_n:integer range 0 to 100000; signal clk_tmp:std_logic;signal fre_n1:integer range 0 to 125; signal clk_tmp1:std_logic;begindiv_out<=clk_tmp;process(clk_in)beginif falling_edge(clk_in)thenif fre_n>=99999 thenfre_n<=0;clk_tmp<=not clk_tmp;elsefre_n<=fre_n+1;end if;end if;end process;div_clk2<=clk_tmp1;process(clk_tmp)beginif falling_edge(clk_tmp)thenif fre_n1>=124 thenfre_n1<=0;clk_tmp1<=not clk_tmp1;elsefre_n1<=fre_n1+1;end if;end if;end process;end a；仿真图五、总体设计电路图5.1顶层电路原理图5.2总体模块仿真图5.3 管脚分配图六、参考文献1.曹昕燕，周凤臣，聂春燕。