2017年数字集成电路设计实验课实验四
模拟集成电路实验实验四报告
单级电流源负载共源放大器设计集成电路设计与分析实验B（四）一、实验目的1.熟练掌握使用Cadence Virtuoso ADE5.1.41软件进行原理图的编辑2.使用器件设计参数表格的数据进行电路设计3.掌握电流源负载的共源放大器的设计方法二、实验软件：Cadence IC Virtuoso ADE 5.1.41三、实验要求：实验前请做好预习工作，实验后请做好练习，较熟练地使用Virtuoso软件对原理图进行编辑并熟练掌握常用的几种低频模拟电路的分析方法。
华侨大学电子工程系（The Department of Electronic Engineering Huaqiao University）1单级电流源负载共源放大器设计华侨大学电子工程系（The Department of Electronic Engineering Huaqiao University ）2 第一部分 单级共源放大器设计已知：VDD=3.3V ， I=100uA 要求：Av>30dB , 输出摆幅>2V1.1 单级共源放大器设计一、参数估算1.根据输出摆幅的要求，分配NMOS 和PMOS 的过驱动电压，电路如图1所示，1.30.35,0.5onN onP onP V V V V V V +<⇒==onN 可以取V2.估算共源放大器增益111211(||)()()v mN oN oP G thN n p onN n p I A g r r V V I V λλλλ===-++由此可知，电流源负载的共源放大器小信号增益只和过驱动电压和放大级的沟道长度调制系数有关，选择合理的过驱动电压和沟道长度调制系数使其满足设计要求。
选择的输入管的过驱动电压为0.35V ，L 取1um 时即可满足设计要求。
2.估算静态工作电压：共源放大器的输入电压0.350.350.550.9G thN V V =+=+=3.30.50.75 2.05Vbp =--=单级电流源负载共源放大器设计华侨大学电子工程系（The Department of Electronic Engineering Huaqiao University ）3 输出节点的静态工作点(0.35 2.8)/2 1.575+= 3.验证增益是否满足设计要求：查表1.2可知，此时NMOS 的0.03n λ=，PMOS 0.11p λ=2200/0.35571/mN onNIg uA V uA V V === 11171.4()(0.030.11)100out n p D R k I V uAλλ-===Ω++⨯ 571/71.440.7v m out A g R uA V k ==⨯Ω=4.估算器件宽长比，查表1可知：92,43n p K K ==221(/)/()100/(920.35)8.8799/1MN n onN W L I K V u u =⨯=⨯=≈=221(/)/()100/(430.5)9.39.59.5/1MP p onP W L I K V u u =⨯=⨯=≈=二、仿真验证：1.静态工作点仿真结果如图所示，仿真结果显示单级电流源负载共源放大器设计华侨大学电子工程系（The Department of Electronic Engineering Huaqiao University ）4 2．输出电压摆幅仿真结果如图所示：设置仿真时不需要从0扫到VDD ，只需要在静态工作点附近3.跨导m GSdIg dV，所以可以先扫描出I-VG 曲线然后在Tools 中选择Calculator …工具（计算器）点击wave 然后在显示的波形中选择你需要进行数学处理的曲线，如 选择后计算器中会有显示如本例中（IS(“M0/D ””/home/hww/…”)）接着对该曲线进行处理，需要对其微分，在计算器中Special Functions 下拉菜单中选择Deriv单级电流源负载共源放大器设计华侨大学电子工程系（The Department of Electronic Engineering Huaqiao University ）5 选择完成后，最终需要将其显示出来： 在ADE 中OUTPUTs 选择Setup …选择Get Expression选择OK 后，该波形将进行数学处理显示出来： 点击Plot Outputs 将显示处理完的波形，如下所示：输入为900mV 时跨导约为320uA/V 。
实验四 综合电路设计
实验四综合电路设计一、实验设计任务与要求1、设计制作一个粮库温度监控报警系统，当粮库温库温度在正常范围（≤30℃）时，数显电路会周而复始的按顺序“2-0-1-3-0-5-2-2-5-0”显示数字。
2、当粮库温度超过正常范围（＞30℃）时，数显电路不显示（消隐），蜂鸣器发出警报，红色发光二极管闪动。
二、实验所需器材与设备三、实验设计目的与原理实验目的1．熟悉555定时器的组成及功能，掌握555定时器的基本应用。
2．提高设计能力及动手操作能力。
3．掌握电路中各个部分的工作原理。
4．学会电路的测试与调试。
实验原理：1．555 定时器工作原理555 定时器的功能主要由两个比较器决定。
两个比较器的输出电压控制RS 触发器和放电管的状态。
在电源与地之间加上电压，当 5 脚悬空时，则电压比较器 C1 的反相输入端的电压为 2VCC /3，C2 的同相输入端的电压为VCC /3。
若触发输入端 TR 的电压小于VCC /3，则比较器 C2 的输出为 0，可使 RS 触发器置 1，使输出端 OUT=1。
如果阈值输入端 TH 的电压大于 2VCC/3，同时 TR 端的电压大于VCC /3，则 C1 的输出为 0，C2 的输出为 1，可将 RS 触发器置 0，使输出为 0 电平。
它的各个引脚功能如下：1脚：外接电源负端VSS或接地，一般情况下接地。
2脚：低触发端3脚：输出端Vo4脚：是直接清零端。
当此端接低电平，则时基电路不工作，此时不论TR、TH 处于何电平，时基电路输出为“0”，该端不用时应接高电平。
5脚：VC为控制电压端。
若此端外接电压，则可改变内部两个比较器的基准电压，当该端不用时，应将该端串入一只0.01μF电容接地，以防引入干扰。
6脚：TH高触发端。
7脚：放电端。
该端与放电管集电极相连，用做定时器时电容的放电。
8脚：外接电源VCC，双极型时基电路VCC的范围是4.5 ~ 16V，CMOS型时基电路VCC的范围为3 ~ 18V。
数字集成电路教学大纲
《数字集成电路》课程教学大纲课程代码：060341001课程英文名称：digital integrated circuits课程总学时：48 讲课：44 实验：4 上机：0适用专业：电子科学与技术大纲编写（修订）时间：2017.05一、大纲使用说明（一）课程的地位及教学目标数字集成电路是为电子科学与技术专业开设的学位课，该课程为必修专业课。
课程主要讲授CMOS数字集成电路基本单元的结构、电气特性、时序和功耗特性，以及数字集成电路的设计与验证方法、EDA前端流程等。
在讲授基本理论的同时，重在培养学生的设计思维以及解决实际问题的能力。
通过本课程的学习，学生将达到以下要求：1．掌握CMOS工艺下数字集成电路基本单元的功能、结构、特性；2．掌握基于HDL设计建模与仿真、逻辑综合、时序分析；熟悉Spice模型；3．具备将自然语言描述的问题转换为逻辑描述的能力；4. 具有解决实际应用问题的能力。
（二）知识、能力及技能方面的基本要求1.基本知识：CMOS数字集成电路设计方法与流程；CMOS逻辑器件的静态、动态特性和Spice 模型；数字集成电路的时序以及互连线问题；半导体存储器的种类与性能；数字集成电路低功耗解决方法以及输入输出电路；数字集成电路的仿真与逻辑综合。
2.基本理论和方法：在掌握静态和动态CMOS逻辑器件特性基础上，理解CMOS数字集成电路的特性和工作原理；掌握真值表、流程图/状态机、时序图的分析方法和逻辑设计的基本思想。
3.基本技能:掌握器件与系统的建模仿真方法；具备逻辑描述、逻辑与时序电路设计能力；熟悉电路验证与综合软件工具。
（三）实施说明1．教学方法：课堂讲授中要重点对基础概念、基本方法和设计思路的讲解；采用启发式教学，培养学生思考问题、分析问题和解决问题的能力；引导和鼓励学生通过实践和自学获取知识，培养学生的自学能力；增加习题和讨论课，并在一定范围内学生讲解，调动学生学习的主观能动性；注意培养学生提高利用网络资源、参照设计规范及芯片手册等技术资料的能力。
数字集成电路设计实验报告
数字集成电路设计实验报告
摘要：
本实验旨在设计一个数字集成电路，实现特定功能。
本报告将介绍实验目的、背景和理论知识、设计方法、实验步骤、结果分析和讨论以及实验总结。
1.实验目的：
设计一个数字集成电路，实现特定功能，并通过实验验证设计的正确性和可行性。
2.背景和理论知识：
简要介绍数字集成电路的基本概念和原理，并介绍与本实验相关的理论知识，包括逻辑门、布尔代数、时序电路等。
3.设计方法：
本部分将详细介绍实验中采用的设计方法，包括采用的逻辑门类型、布尔代数的转换方法、时序电路的设计方法等。
4.实验步骤：
本部分将详细描述实验的具体步骤，包括电路图的绘制、器件的选择和布局、逻辑设计的步骤、时序电路的设计方法、电路的仿真等。
5.结果分析和讨论：
本部分将对实验结果进行分析和讨论，比较设计与实际结果的差异，分析可能的原因，并讨论实验的局限性和改进方向。
6.实验总结：
总结实验过程中的收获和经验，评估实验的结果和设计的可行性，并提出对未来工作的展望和建议。
通过对数字集成电路设计实验的详细介绍和分析，本报告旨在提供一份完整的实验报告，帮助读者理解实验过程和结果，并为今后的设计工作提供参考。
数字电路实验
实验一基本门电路（验证型）一、实验目的（1）熟悉常用门电路的逻辑功能；（2）学会利用门电路构成简单的逻辑电路。
二、实验器材数字电路实验箱 1台；74LS00、74LS02、74LS86各一块三、实验内容及步骤1、TTL与非门逻辑功能测试（1）将四2输入与非门74LS00插入数字电路实验箱面板的IC插座上，任选其中一与非门。
输入端分别输入不同的逻辑电平（由逻辑开关控制），输出端接至LED“电平显示”输入端。
观察LED亮灭，并记录对应的逻辑状态。
按图1－1接线，检查无误方可通电。
图1－1表1－1 74LS00逻辑功能表2、TTL或非门、异或门逻辑功能测试分别选取四2输入或非门74LS02、四2输入异或门74LS86中的任一门电路，测试其逻辑功能，功能表自拟。
3、若要实现Y=A′, 74LS00、74LS02、74LS86将如何连接，分别画出其实验连线图，并验证其逻辑功能。
4、用四2输入与非门74LS00实现与或门Y=AB+CD的功能。
画出实验连线图，并验证其逻辑功能。
四、思考题1.TTL与非门输入端悬空相当于输入什么电平？2.如何处理各种门电路的多余输入端？附：集成电路引出端功能图实验二组合逻辑电路（设计型）一、实验目的熟悉简单组合电路的设计和分析过程。
二、实验器材数字电路实验箱 1台，74LS00 三块，74LS02、74LS04、74LS08各一块三、实验内容及步骤1、设计一个能比较一位二进制A与 B大小的比较电路，用X1、X2、X3分别表示三种状态：A>B时，X1=1;A<B时X2=1;A=B时X3＝1。
(用74LS04、74LS08和74LS02实现）要求：（1）列出真值表；（2）写出函数逻辑表达式；（3) 画出逻辑电路图，并画出实验连线图；（4）验证电路设计的正确性。
2、测量组合电路的逻辑关系：（1）图3-2电路用3块74LS00组成。
按逻辑图接好实验电路，输入端A、B、C 分别接“逻辑电平”，输出端D、J接LED“电平显示”；图3-2 表3－2（2）按表3－2要求，将测得的输出状态和LED显示分别填入表内；（3）根据测得的逻辑电路真值表，写出电路的逻辑函数式，判断该电路的功能。
实验四编码器,译码器,数码管(定稿)
实验四编码器、译码器、数码管一、实验目的1．掌握编码器、译码器和七段数码管的工作原理和特点。
2．熟悉常用编码器、译码器、七段数码管的逻辑功能和他们的典型应用。
3. 熟悉“数字拨码器”（即“拨码开关”）的使用。
二、实验器材1. 数字实验箱 1台2. 集成电路：74LS139、 74LS248、 74LS145、 74LS147、 74LS148 各1片74LS138 2片3. 电阻： 200Ω 14个4. 七段显示数码管：LTS—547RF 1个三、预习要求1．复习编码器、译码器和七段数码管的工作原理和设计方法。
2. 熟悉实验中所用编码器、译码器、七段数码管集成电路的管脚排列和逻辑功能。
3. 画好实验用逻辑表。
四、实验原理和电路按照逻辑功能的不同特点，常把数字电路分成两大类：一类叫做组合逻辑电路，另一类叫做时序逻辑电路。
组合逻辑电路在任何时刻其输出信号的稳态值，仅决定于该时刻各个输人端信号的取值组合。
在这种电路中，输入信号作用以前电路的状态对输出信号无影响。
通常，组合逻辑电路由门电路组成。
（一）组合逻辑电路的分析方法：a．根据逻辑图，逐级写出函数表达式。
b．进行化简：用公式法或图形法进行化简、归纳。
必要时，画出真值表分析逻辑功能。
（二）组合逻辑电路的设计方法：从给定逻辑要求出发，求出逻辑图。
一般分以下四步进行。
a．分析要求：将问题分析清楚，理清哪些是输入变量，哪些是输出函数。
进行逻辑变量定义（即定义字母A、B、C、D ……所代表的具体事物）。
b. 根据要求的输入、输出关系，列出真值表。
c. 进行化简：变量比较少时，用图形法；变量多时，可用公式法化简。
化简后，得出逻辑式。
d. 画逻辑图：按逻辑式画出逻辑图。
进行上述四步工作，设计已基本完成，但还需选择元件——数字集成电路，进行实验论证。
值得注意的是，这些步骤的顺序并不是固定不变的，实际设计时，应根据具体情况和问题难易程度进行取舍。
（三）常用组合逻辑电路：1．编码器编码器是一种常用的组合逻辑电路，用于实现编码操作。
数字电路实训报告
一、设计目的及要求：（一）实验目的：1. 通过实验培养学生的市场素质，工艺素质，自主学习的能力，分析问题解决问题的能力以及团队精神。
2. 通过本实验要求学生熟悉各种常用中规模集成电路组合逻辑电路的功能与使用方法，学会组装和调试各种中规模集成电路组合逻辑电路，掌握多片中小规模集成电路组合逻辑电路的级联、功能扩展及综合设计技术，使学生具有数字系统外围电路、接口电路方面的综合设计能力。
（二）实验要求1. 数字显示电路操作面板：左侧有16个按键，编号为0到15数字，面板右侧有2个共阳7段显示器。
2. 设计要求：当按下小于10的按键后，右侧低位7段显示器显示数字，左侧7段显示器显示0；当按下大于9的按键后，右侧低位7段显示器显示个位数字，左侧7段显示器显示1。
若同时按下几个按键，优先级别的顺序是15到0。
二、电路框图及原理图原理图概要:数字显示电路由键盘、编码、码制转换、译码显示组成。
各部分作用：1. 键盘：用于0~15数字的输入。
可以由16个自锁定式的按键来排列成4×4键盘。
2.编码：采用两片74ls148级联来完成对0~15的编码，并且是具有优先级的编码。
3.码制转换：本电路采用了2个74ls00、1个74ls04、1个74ls283来完成对0~15出事编码的码制转换，转换成个位与十位的8421bcd码，为下一步的解码做准备。
4.译码显示：本电路采用了两个74ls47分别对码制转换后的bcd码进行译码，并且由这两个芯片分别驱动两片七段共阳极数码管。
原理图：三、设计思想及基本原理分析：篇二：数电实验实验报告数字电路实验报告院系：电气工程学院专业：电气工程极其自动化班级：09级7班姓名：王哲伟学号：2009302540221 实验一组合逻辑电路分析一．试验用集成电路引脚图74ls00集成电路 74ls20集成电路四2输入与非门双4输入与非门二．实验内容 1.实验一x1abdabcd按逻辑开关，“1”表示高电平，“0”表示低电平2.5 vc示灯：灯亮表示“1”，灯灭表示“0”自拟表格并记录: 2.实验二密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开。
数字集成电路课程设计报告-4bits超前进位加法器全定制设计
第1章概述1.1 课程设计目的•综合应用已掌握的知识•熟悉集成电路设计流程•熟悉集成电路设计主流工具•强化学生的实际动手能力•培养学生的工程意识和系统观念•培养学生的团队协作能力1.2 课程设计的主要内容1.2.1 设计题目4bits超前进位加法器全定制设计1.2.2 设计要求整个电路的延时小于2ns整个电路的总功耗小于20pw总电路的版图面积小于60*60um1.2.3 设计内容功能分析及逻辑分析估算功耗与延时电路模拟与仿真版图设计版图数据提交及考核，课程设计总结第2章功能分析及逻辑分析2.1 功能分析74283为4位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。
其管脚如图2-1所示：图2-1 74283管脚图2.2推荐工作条件（根据SMIC 0.18工艺进行修改）表2-1 SMIC 0.18工艺的工作条件2.3直流特性（根据SMIC 0.18工艺进行修改）表2-2 SMIC 0.18直流特性2.4交流（开关）特性（根据SMIC 0.18工艺进行修改）表2-3SMIC 0.18工艺交流（开关）特性2.5真值表表2-4 4位超前进位加法器真值表2.6表达式定义两个中间变量Gi和Pi：所以：进而可得各位进位信号的罗辑表达如下2.7电路原理图超前进位加法器原理：对于一个N位的超前进位组，它的晶体管实现具有N+1个并行分支且最多有N+1个晶体管堆叠在一起。
由于门的分支和晶体管的堆叠较多使性能较差，所以超前进位计算在实际中至多智能限制于2或4位。
为了建立非常快速的加法器，需要把进位传播和进位产生组织成递推的树形结构，如图2-2所示。
一个比较有效的实现方法是把进位传播层次化地分解成N位的子组合：Co,0=GO+POCi,0Co,1=G1+P1G0+P1P0 Ci,0=( G1+P1G0)+(P1P0) Ci,0=G1:0+P1:0 Ci,0Co,2=G2+P2G1+P2P1G0+P2P1P0Ci,0=G2+P2Co,1 2-1 Co,3=G3+P3 G2+P3P2G1+P3P2P1G0+P3P2P1P0Ci,0=(G3+P3G2)+(P3P2)Co,1=G3:2+P3:2Co,1 在公式2-1中，进位传播过程被分解成两位的子组合。
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实验四 译码器的设计及延迟估算
1、 设计译码器并估算延迟
设计一个用于16bit 寄存器堆的译码器，每一个寄存器有32bit 的宽度，每个bit 的寄存器单元形成的负载可以等效为3个单位化的晶体管(后面提到负载都为单位化后的负载)。
译码器的结构可参考典型的4-16译码器
译码器和寄存器堆的连接情况(Output 输出为1的一行寄存器被选中)
①假定4个寄存器地址位的正反8个输入信号，每个信号的输入负载可以等效为
10。
确定译码器的级数，并计算相关逻辑努力，以此来确定每一级中晶体管的尺寸（相当于多少个单位化的晶体管）及整个译码电路的延迟(以单位反相器的延迟的本征延迟Tp0为单位)。
解： 96332,10int =⨯==ext g C C C ,9.696/10F ==⇒
假定每一级的逻辑努力：G=1，又因为分支努力(每个信号连接8个与非门)：
81*8*1B ==， 路径努力8.7686.91=⨯⨯==GFB H 所以，使用最优锥形系数就可得到最佳的电路级数39.36.3ln 8.76ln 6.3ln ln ===H N ,故N 取3级。
因为逻辑努力：2121G =⨯⨯=，路径努力：6.15386.92=⨯⨯==GFB H 则使得路径延时最小的门努力 36.5)6.153(3/1===N H h 。
所以：
.
36.5136.5,68.2236.5,
36.5136.5132211=========g h f g h f g h f
故第一级晶体管尺寸为7.68
1036.5=⨯； 第二级尺寸为956.1768.27.6=⨯；
第三级尺寸为96244.9636.5956.17≈=⨯。
故延迟为：0008.22)36.5136.5436.51(p p p t t t =+++++=
②如果在四个寄存器地址输入的时候，只有正信号，反信号必须从正信号来获得。
每个正信号的输入的等效负载为20,使用与①中同样的译码结构，在这种条件下确定晶体管的大小并评估延迟(以单位反相器的延迟的本征延迟Tp0为单位)。
解：因为输入时通过两级反相器，使这两个反相器分摊原来单个反相器的等效扇出，将两级反相器等效为一级，故其逻辑努力32.236.5h ==,
故36.5,68.2,32.2,32.24321====f f f f
所以：
第一级尺寸为：()9.2832.210=⨯；
第二级尺寸为：728.632.29.2=⨯；
第三级尺寸为：03.1868.2728.6=⨯；
第四级尺寸为：65.9636.503.18=⨯
正信号通路的延迟为：()0036.2236.5136.5436.5132.2132.2p p p t t t =++++++++= 反信号通路情况与上问相同，延迟为0008.22)36.5136.5436.51(p p p t t t =+++++=
2、 根据单位反相器(NMOS:W=0.5u L=0.5u PMOS:W=1.8u L=0.5u)，设计出实
际电路，并仿真1题中第一问的路径延迟。
设计出实际电路如下：
仿真图如下：。