第五章MOS电路版图设计
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清华大学《数字集成电路设计》周润德 第5章 CMOS反相器
第五章 CMOS 反相器 第一节 对逻辑门的基本要求（1）鲁棒性（用静态或稳态行为来表示）静态特性常常用电压传输特性（VTC）来表示（即输出与输入的关系）， 传输特性上具有一些重要的特征点。
逻辑门的功能会因制造过程的差异而偏离设计的期望值。
V(y) 电压传输特性（直流工作特性）VOH fV(y)=V(x)VM开关阈值VOL VOL VOHVOH = f(VOL) VOL = f(VOH) VM = f(VM)V(x)额定电平2004-9-29 清华大学微电子所《数字大规模集成电路》 周润德 第5章第1页（2）噪声容限：芯片内外的噪声会使电路的响应偏离设计的期望值 （电感、电容耦合，电源与地线的噪声）。
一个门对于噪声的敏感程度由噪声容限表示。
可靠性―数字集成电路中的噪声v(t) i(t)V DD电感耦合电容耦合电源线与地线噪声噪声来源： （1）串扰 （2）电源与地线噪声 （3）干扰 （4）失调 应当区分： （1）固定噪声源 （2）比例噪声源 浮空节点比由低阻抗电压源驱动的节点更易受干扰 设计时总的噪声容限分配给所预见的噪声源2004-9-29 清华大学微电子所《数字大规模集成电路》 周润德 第5章第2页噪声容限（Noise Margin）V“1” V OH V IHout OH 斜率 = -1V不确定区 斜率 = -1ILV “0” VVOLOL V IL V IH V in2004-9-29清华大学微电子所《数字大规模集成电路》 周润德第5章第3页噪声容限定义"1"噪声容限（Noise Margin） 容许噪声的限度V IH高电平 噪声容限VOHNM H未定义区 低电平 噪声容限V OL "0" NM L V IL抗噪声能力（Noise Immunity） 抑止噪声的能力门输出门输入2004-9-29清华大学微电子所《数字大规模集成电路》 周润德第5章第4页理想逻辑门V outg=∞Ri = ∞ Ro = 0 Fanout = ∞ NMH = NML = VDD/2V in2004-9-29清华大学微电子所《数字大规模集成电路》 周润德第5章第5页早期的逻辑门5.0 4.0 3.0 2.0 VM 1.0 NM H NM L0.01.02.03.0 V in (V)4.05.02004-9-29清华大学微电子所《数字大规模集成电路》 周润德第5章第6页（3） “再生”特性：逻辑门的“再生”特性使被干扰的信号能恢复到名义 的逻辑电平。
集成电路版图设计基础场效应晶体管
噪声抑制——差分结构
A：
Differential Signal
B：
A－B：
差分输入对管要尽量精确匹配
！！差分输入对管的输入信号线要按最小间距走
噪声抑制——去耦电容
V+
Decoupled Power Rails
Noise
大耦合电容
Quiet
V-
除非特别说明，该电容不必在版图设计开 始时即确定大小、位置，通常在版图最终拼 整图时，利用“边角余料”空隙画上即可。
Rules for match
Something Especial for MOS Common Centroid Symmetry Layout（AB BA）
栅、源接衬底电位 网表修改
M=2，merge 版图设计者不得自行修改网表！
Rules for match
Something Especial for MOS Common Centroid Symmetry Layout（AB/BA）
MOS电压匹配
需要栅源电压匹配，如差分对输入管； 设器件工作于饱和区，漏电流相同，则两 器件的栅源电压的失配为
包括阈值电压，跨导，过驱动电压的偏差 可以降低VGST，即加大宽长比和减小电流，但 不应低于0.1V
MOS电流匹配
需要电流匹配的时候，如电流镜 漏极电流的失配为
VGST减小时，阈值值电压失配ΔV T影响增加，造成漏 极电流的失配增加。 所以增加VGST可以提高电流匹配。取0.3V以上
D C
A A与D之间的相互干扰最小
B
C与D之间的相互干扰最大
干扰较大的模块和敏感模块需要从I/O端单独加电源 模块间保护环需要从I/O端单独加电源 缺点：减小了A支路上电源金属的电流承载能力 增大了A支路上的寄生电阻，并产生较大压降
《微电子与集成电路设计导论》第五章 集成电路基础
图5.2.10 与非门电路
图5.2.11-5.2.14 电路图
图5.2.15 与非门输出响应
当A、B取不同组合的 逻辑电平时，与非门 电路的输出响应如图 5.2.15所示。
2. 或非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
图5.2.16 或非门电路
图5.2.17-5.2.20 A=0，B=0时的电路图
性能指标：除增益和速度外，功耗、电源电压、线性度、噪声和最大 电压摆幅等也是放大器的重要指标。此外，放大器的输入输出阻抗将 决定其应如何与前级和后级电路进行相互配合。在实际中，这些参数 几乎都会相互牵制，一般称为“八边形法则”，茹右下图所示。
➢ 增益：输出量Xout与输入量Xin的比值
➢ 带宽：指放大器的小信号带宽。
特性参数相同，当电压翻转上升时，漏极电流
ID
Kn
W L
Vin
VTN
2
0
I
Imax
即一周期的平均电流
Imean
1 6
Kn
W L
1 VDD
VDD VTN
3
Tclk
综上，短路功耗最终为
Psc VDDImean
CMOS逻辑门电路
1.与非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
许的临界电平和理想逻辑电平之间的范围为 CMOS电路的直流噪声容限，定义为
VNH VOH VIH
VNL VIL VOL
图5.2.6 极限输出电平定义的噪声容限
（2）极限输出电平定义的噪声容限 根据实际工作确定所允许的最低的输出
高电平VOHmin，它所对应的输入电平定义为 关门电平VOFF；给定允许的最高的输出低电 平VOLmax，它所对应的输入电平定义为开门 电平VON。开门电平和关门电平与CMOS电 路的理想输入逻辑电平之间的范围就是 CMOS电路的噪声容限。如左图所示是反相 器的噪声容限 输入高电平噪声容限：
集成电路版图设计基础第五章：匹配
school of phye
basics of ic layout design
19
匹配方法 之三：虚设器件 dummy device
• 当这些电阻被刻蚀的时候,位于中间的器件所处的环境肯定与两边 的不同,位于两边的器件所受的腐蚀会比中间的器件多一些,这一 点点的区别也许会对匹配产生非常不可预知的结果。 • 为了使上述电阻在加工上面也保持一致,最简单的办法就是在两边 分别放臵一个 “虚拟电阻”(“dummy resistor ”),而实际上它 们在电路连线上没有与其它任何器件连接,它们只是提供了一些所 谓的“靠垫”, 以避免在两端过度刻蚀。这就是虚拟器件, 保证所 有器件刻蚀一致。 dummy etch
real resistors
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basics of ic layout design
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匹配方法 之三：虚设器件 dummy device
• Ending elements have different boundary conditions than the inner elements => use dummy
• 之十三：掩模设计者不会心灵感应。
mask designer are not phychic.
• 之十四：注意临近的器件。
watch the neighbors.
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6
简单匹配 - matching single transistor
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匹配方法 之二：交叉法 interdigitating device
MOS集成电路的版图设计
热电子的F-N隧道电流穿过氧化膜进入浮栅的方法来改变阈
值电压，从而实现存储器的编程和擦除。MOS PROM从器
件结构上分两类：一类是浮栅型，包括浮栅雪崩注入MOS
• ESD（electrostatic Discharge）静电放电损伤
不可恢复的
输入栅保护电路
特点
• 在正常输入电压时，无电流通过 • 当电压升高但远低于栅击穿电压时就会有电流通过 • 对异常电压进行钳位 • 对浪涌电压迅速响应 • 提供从管子放电的路径
最常用的设计是采用电阻-二级管电路
以为λ 单位的设计规则 微米设计规则
版图举例
输入保护电路
倒相器、门电路
总结版图的设计技巧
作业
名词解释
硅栅MOS工艺 SOICMOS
以反向器为例，简要说明P阱CMOS工艺流 程，画出P阱CMOS的剖面图，说明CMOS 电路的主要优点。 由CMOS电路的版图画出其电路图，说明 逻辑关系。（课堂完成）
第五章内容
• MOS集成电路的寄生效应 • CMOS电路中的锁定效应 • MOS集成电路的工艺设计 • MOS集成电路的版图设计规则 • MOS集成电路的版图设计举例
补充
输入缓冲器
作为电平转换的接口电路动大电容（几十、上百pF）
MOS集成电路的版图设计举例
500~800μm2
• 隔离环起到了抑制锁定效应的作用
高速CMOS电路的 输入栅保护电路
图5-35
• 多晶硅电阻、磷扩散电阻 • Dn1和Dn2寄生二极管 • 电路图 • 版图 • 剖面图
MOS集成电路的版图设计举例
输入栅保护电路版图举例 倒相器图形举例 门电路图形举例 版图设计技巧
MOS电路版图及工艺铝布线
Si3N4
P-well
N-Si
4
• 5、光III---N管场区光刻，N管场区注入孔， 以提高场开启，减少闩锁效应及改善阱的接 触。
B+ 光刻胶
P-
N-Si
5
• 6、长场氧，漂去SiO2及Si3N4，然后长栅 氧。
PN-Si
6
• 7、光Ⅳ---p管场区光刻（用光I的负版）， p管场区注入， 调节PMOS管的开启电压， 然后生长多晶硅。
1. 阱——做N阱和P阱封闭图形， 窗口注入形成P管和N管的衬底
24
CMOS反相器版图流程(2)
N diffusion
2. 有源区——做晶体管的区域（G、D、S、B区)， 封闭图形处是氮化硅掩蔽层，该处不会长场氧化层
25
CMOS反相器版图流程(2)
P diffusion
2. 有源区——做晶体管的区域（G、D、S、B区)， 封闭图形处是氮化硅掩蔽层，该处不会长场氧化层
As 光刻胶
PN-Si
10
• 11、长PSG（磷硅玻璃）。
PSG
N+ N+
P+ N-Si
P+
P-
11
• 12、光刻Ⅷ---引线孔光刻。
PSG N+ N+ N-Si P+ P+
P-
12
• 13、光刻Ⅸ---引线孔光刻（反刻Al）。
Al
PSG
S
N+ N+
VDD
D
P+
P+
IN
P
P-
N-Si
OUT D
N S
13
8.7 RS触发器
p.154
P-well
N-Si
4
• 5、光III---N管场区光刻，N管场区注入孔， 以提高场开启，减少闩锁效应及改善阱的接 触。
B+ 光刻胶
P-
N-Si
5
• 6、长场氧，漂去SiO2及Si3N4，然后长栅 氧。
PN-Si
6
• 7、光Ⅳ---p管场区光刻（用光I的负版）， p管场区注入， 调节PMOS管的开启电压， 然后生长多晶硅。
1. 阱——做N阱和P阱封闭图形， 窗口注入形成P管和N管的衬底
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CMOS反相器版图流程(2)
N diffusion
2. 有源区——做晶体管的区域（G、D、S、B区)， 封闭图形处是氮化硅掩蔽层，该处不会长场氧化层
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CMOS反相器版图流程(2)
P diffusion
2. 有源区——做晶体管的区域（G、D、S、B区)， 封闭图形处是氮化硅掩蔽层，该处不会长场氧化层
As 光刻胶
PN-Si
10
• 11、长PSG（磷硅玻璃）。
PSG
N+ N+
P+ N-Si
P+
P-
11
• 12、光刻Ⅷ---引线孔光刻。
PSG N+ N+ N-Si P+ P+
P-
12
• 13、光刻Ⅸ---引线孔光刻（反刻Al）。
Al
PSG
S
N+ N+
VDD
D
P+
P+
IN
P
P-
N-Si
OUT D
N S
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8.7 RS触发器
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第五章 MOS集成电路的版图设计-3
单元配置恰当
芯片面积降低10﹪，管芯成品率/圆片可提高 15~20﹪ 多用并联形式；少用串联形式。为什么？ 大跨导管采用梳状或马蹄形，小跨导管采用 条状图形，使图形排列尽可能规整
由于MOS管串联，所以Ineff=IDn1=IDn2=> kneff=kn/2=> kn/N 由于MOS管并联，所以Ineff=IDn1+IDn2=> kneff=2kn
VBS位置，产生效果
体效应因子r
F
MOS管的衬底偏置效应
r
2 0 Si qN C ox
A
CMOS电路版图设计对布线和接触孔的特殊要求 为抑制Latch up，要特别注意合理布置电源接触孔 和VDD引线，减小横向电流密度和横向电阻Rs、Rw
• 采用接衬底的环形VDD布线 • 增多VDD、VSS接触孔，加大接触面积，增加连线牢固性 • 对每一个VDD孔，在相邻阱中配以对应的VSS接触孔，以 增加并行电流通路 • 尽量使VDD、VSS接触孔的长边相互平行 • 接VDD的孔尽可能离阱近一些 • 接VSS的孔尽可能安排在阱的所有边上
寄生电阻：可用阻容网络等效（公式5-1） 随着器件电路尺寸按比例不断缩小，由互连系统产生的延迟已不容 忽略 边际电容效应 寄生沟道（场区）防治措施 寄生双极型晶体管 pnpn四层结构 等效电路 触发条件和防止措施
Latch-up效应
主要工艺流程
AL栅CMOS工艺（了解） 多晶硅栅NMOS工艺 硅栅CMOS工艺 P阱CMOS工艺流程 N阱CMOS工艺流程 双阱CMOS工艺流程
布线合理
布线面积往往为其它电路元器件总面积的几倍，在 多层布线中尤为突出
第五章-MOS集成电路版图设计
若 N L ，则有：
L
(Vout)
rc 2
L2
（5.3） （5.4） （5.5）
王向展
08.04.2020
6
集总 模型
集成电路原理与设计
集总模型即将整个长连线等效为 一总的R总、C总
图5.2 集总模型等效电路
(V o) u tR 总 C 总 dW L otx o L x W rcL 2
线间介质厚度；扩散层=1/(Nq) 。
r
d W
c ox W
tox
（5.1）
节点i的电位Vi响应与时间t的关系：
c L V i (V i 1 V i)(V i V i 1)
t
r L
（5.2）
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5
集成电路原理与设计
当L0，有：
r
c
dV dt
2V x2
近似处理，求解得：
(V ou ) t rc( L )2[N (N 21 )]
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集成电路原理与设计
5.1.3 寄生沟道
当互连跨过场氧区时，如果互连电位足够高，可能使场区 表面反型，形成寄生沟道，使本不应连通的有源区导通，造成 工作电流泄漏，使器件电路性能变差，乃至失效。
预防措施：
（1）增厚场氧厚度t´OX，使 V´TF，但需要增长场氧时间，
对前部工序有影响，并将造 成台阶陡峭，不利于布线。
王向展
图5.4 寄生沟道形成示意图
08.04.2020
12
集成电路原理与设计
（2）对场区进行同型注入，提高衬底浓度，使V´TF。但注
王向展
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MOS管的源漏区具 有可互换性。
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集成电路设计原理
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§5-2 版图的布局布线
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思考题
1. 布局布线的策略是什么？ 2. 复用单元设计有什么好处？
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5.2.1 布局 1.布局的基本原则 芯片的布局设计是要解决电路图或逻辑 图中的每个元件、功能单元在版图中的位置 摆布、压焊点分布、电源线和地线以及主要 信号线的走向等。 首先确定电路中主要单元（元件）的位 置，再以主要单元为中心安置次主要单元和 次要单元。 相关单元（包括压点）要尽量靠近，以 主要单元为主调整单元（器件）的形状和位 置，方便布线，缩短布线。
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第五章 MOS电路版图设计
1
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§5-1 MOS管图形尺寸的设计
2
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思考题
1. MOS管沟道的宽长比(W/L)如何确定？
2. MOS管沟道的宽度(W)和长度(L)如何 确定？ 3. MOS管源漏区尺寸如何确定？
VDD A B
VDD MP Vo MN
F
7
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5.1.1 MOS管宽长比(W/L)的确定 3. 传输门电路
(1)MOS的W/L直接影响传输门的导通电阻，
因而影响传输速度。因此，根据传输速
度的要求（考虑负载情况和前级驱动情
况）来确定MOS管的W/L.
(2) 对于CMOS传输门，一般应当考虑NMOS 管和PMOS管特性的对称性。
VDD
VO o增大 Vi
(2) 根据负载CL情况和速度 要求(tr和tf) 确定等效的 PMOS管和NMOS管的最小 W/L 。
0
V*
6 VDD
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5.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路（续） (3) 根据上述结果最终确定等效的 Vi PMOS管和NMOS管的最小W/L。 (4) 根据电路结构和等 效的W/L确定每个管 的W/L 。 无比电路VOL与o无关 nor2
5.1.3 MOS管沟道宽度(W)的确定
(1)根据已确定的W/L 和L的值来确定W的值。
(2)对于窄沟（长沟）器件，应根据工艺水平 先考虑确定沟道宽度W，然后再根据已确定 W/L的值来确定L的值。 L W
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5.1.4 MOS管源漏区尺寸的确定
一般是根据MOS管的沟道宽度W和相 关的设计规则来确定源漏区最小尺寸。源 漏区尺寸越小，寄生电容以及漏电就越小。 对于W/L较大的器件一般采用叉指状 图形。
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5.2.2 布线 2. 布线示例
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5.2.3 优化设计 1. 源漏区面积优化 相邻同型MOS 管源漏区相连接时 采用有源区直接连 接可以减小源漏区 面积，减小寄生电 容和漏电，也减小 了芯片面积。
1
2
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5.2.3 优化设计 4. 复用单元的设计
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5.2.3 优化设计 2. 器件排序优化 通过排序优化可以提高速度，减小漏电。
OUT OUT D A B C
A
D
B
C
OUT
OUT
GND
GND
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5.2.3 优化设计 3. 宽沟器件的优化设计
(1)宽沟器件可以由 多个器件合成，方便 布局布线，减小栅极 电阻。 (2)宽沟器件源漏区 开孔要充分，提高沟 道特性的一致性（尤 其是模拟电路）。
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5.1.2 MOS管沟道长度(L)的确定 (1)要考虑MOS管的耐压能力， 一般MOS管的击穿电压由源 漏穿通电压决定： W L
BVDSP=qNBL /2osi
(2)要考虑工艺水平。 (3)要考虑沟道长度调制效应对特性的影响。
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B
VDD
ML Vi MI Vo
V DD F
C
MD ME Vo
5
Vi
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5.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路 (1) 根据抗干扰能力(噪声容限、 Vi 输入转折电压V*)确定0范围。
VDD MP Vo MN
V* =
VDD+ VTP +VTN o 1 + o
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5.2.1 布局 2.布局示例1 电子表芯片
液晶显示译码电路
定时电路
比较电路
走时电路
分频电路 振荡器
报 时 驱 动
调节控制电路
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5.2.1 布局 2.布局示例2 存储器模块
读写 控制
输入输出
地址 译码
SRAM存储矩阵
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5.1.1 MOS管宽长比(W/L)的确定 VDD 1. NMOS逻辑门电路 (1)NMOS逻辑门电路是有比电路， ML 根据VOL的要求，确定最小R 。 Vi Vo 2 MI (VDD VTL ) VOL E/E 饱和负载 2R(VOHVTI) VTD 2 VDD VOL 2 (V V ) E/D OH TE R MD (2) 根据负载CL情况和速度要求(tr Vo 和tf) 确定负载管和等效输入管的 ME Vi 最小W/L 。 4
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5.1.1 MOS管宽长比(W/L)的确定 1. NMOS逻辑门电路（续） VDD
(3) 根据静态功耗的要求 来确定负载管最大的W/L 。 (4) 根据上述结果最终源自确定负载管和等效输 入管的W/L 。
(5) 根据输入结构和 等效输入管的W/L确 A 定每个输入管的W/L 。
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5.2.2 布线 1. 布线基本原则 最常用的布线层有金属、多晶硅和扩 散区，其寄生电阻和寄生电容有所不同。 电源线、地线选择金属层布线，线宽要 考虑电流容量（一般1mA/m)。 长信号线一般选择金属层布线，应尽量 避免长距离平行走线。 多晶硅布线和扩散区布线不能交叉而 且要短。必须用多晶硅走长线时，应同时 用金属线在一定长度内进行短接。