第五章 CMOS集成电路版图设计
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CMOS 模拟集成电路课件完整
反偏电压将使耗尽区变宽，从而降低了有效沟道深度。因此，需 要施加更大的栅极电压以弥补沟道深度的降低，VSB偏压会影响 MOSFET的有效阈值电压VTH。随着VSB反偏电压的增加导致VTH的增 加，这种效应称为“体效应”。这种效应也称为“衬底偏置效应” 或“背栅效应”。
VTHN VTHN0
2qsi Na Cox
VGS 1 0 1.0 VDS 2 0 5
.op .dc vds 0 5 .2 Vgs 1 3 0.5 .plot dc -I(vds) .probe
*model .MODEL MNMOS NMOS VTO=0.7 KP=110U +LAMBDA=0.04 GAMMA=0.4 PHI=0.7
.end
Systems
Ch13 开关电容电路
Ch14 DAC/ADC
complex Ch10 运算放大器 Ch7 频率响应
Ch11 稳定性和频 率补偿
Ch8 噪声
Ch12 比较器 Ch9 反馈
Ch3 电流源电流镜 simple Ch4 基准源 Circuits
Devices
Ch5 单级放大器 ch2 MOS器件
*Output Characteristics for NMOS M1 2 1 0 0 MNMOS w=5u l=1.0u
VGS 1 0 1.0 VDS 2 0 5
设计
属性/规范
系统/电路1
系统/电路2 系统/电路3
……
一般产品描述、想法 系统规范要求的定义
系统设计 电路模块规范定义
电路实现 电路仿真
否
是否满足系统规范
是 物理（版图）设计
物理（版图）验证
寄生参数提取及后仿真
否
是否满足系统规范
VTHN VTHN0
2qsi Na Cox
VGS 1 0 1.0 VDS 2 0 5
.op .dc vds 0 5 .2 Vgs 1 3 0.5 .plot dc -I(vds) .probe
*model .MODEL MNMOS NMOS VTO=0.7 KP=110U +LAMBDA=0.04 GAMMA=0.4 PHI=0.7
.end
Systems
Ch13 开关电容电路
Ch14 DAC/ADC
complex Ch10 运算放大器 Ch7 频率响应
Ch11 稳定性和频 率补偿
Ch8 噪声
Ch12 比较器 Ch9 反馈
Ch3 电流源电流镜 simple Ch4 基准源 Circuits
Devices
Ch5 单级放大器 ch2 MOS器件
*Output Characteristics for NMOS M1 2 1 0 0 MNMOS w=5u l=1.0u
VGS 1 0 1.0 VDS 2 0 5
设计
属性/规范
系统/电路1
系统/电路2 系统/电路3
……
一般产品描述、想法 系统规范要求的定义
系统设计 电路模块规范定义
电路实现 电路仿真
否
是否满足系统规范
是 物理（版图）设计
物理（版图）验证
寄生参数提取及后仿真
否
是否满足系统规范
CMOS版图设计
第5章CMOS版图设计5.1 版图设计基本概念5.2 设计规则5.3 基本工艺层版图5.4 FET版图尺寸的确定5.5 逻辑门的版图设计5.6标准单元版图5.7 设计层次化2/783/785.1 版图设计基本概念⏹什么是版图设计？☐Layout design ：定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置。
⏹版图设计的内容☐布局：就是将组成集成电路的各部分合理地布置在芯片上。
安排各个晶体管、基本单元、复杂单元在芯片上的位置。
☐布线：就是按电路图给出的连接关系，在版图上布置元器件之间、各部分之间的连接。
设计走线，实现管间、门间、单元间的互连。
☐尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（宽度）以及晶体管与互连之间的相对尺寸等。
4/78⏹版图设计的目标☐满足电路功能、性能指标、质量要求☐尽可能节省面积，以提高集成度，降低成本☐尽可能缩短连线，以减少复杂度，缩短延时、改善可靠性5/78EDA工具的作用(EDA: Electronic Design Automation)⏹版图编辑☐规定各个工艺层上图形的形状、尺寸、位置（Layout Editor）⏹规则检查☐版图与电路图一致性检查（LVS，Layout VersusSchematic）☐设计规则检查（DRC，Design Rule Checker）☐电气规则检查（ERC，Electrical Rule Checker）⏹布局布线☐Place and route，自动给出版图布局与布线6/787/78电路图与版图一致性检查（LVS ）从版图中提取的电路同原电路相比较，其方法通常是将两者的网表进行对比。
比较的结果，可以是完全一致或两者不全一致，设计者应对所示的错误进行必要的版图修改。
电路图与版图一致性检查（LVS: Layout Versus Schematic ）设计规则检验（DRC：Design Rule Check）设计规则检查是一个运用版图数据库检查在版图上涉及的每条设计规则的程序。
《微电子与集成电路设计导论》第五章 集成电路基础
图5.2.10 与非门电路
图5.2.11-5.2.14 电路图
图5.2.15 与非门输出响应
当A、B取不同组合的 逻辑电平时，与非门 电路的输出响应如图 5.2.15所示。
2. 或非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
图5.2.16 或非门电路
图5.2.17-5.2.20 A=0，B=0时的电路图
性能指标：除增益和速度外，功耗、电源电压、线性度、噪声和最大 电压摆幅等也是放大器的重要指标。此外，放大器的输入输出阻抗将 决定其应如何与前级和后级电路进行相互配合。在实际中，这些参数 几乎都会相互牵制，一般称为“八边形法则”，茹右下图所示。
➢ 增益：输出量Xout与输入量Xin的比值
➢ 带宽：指放大器的小信号带宽。
特性参数相同，当电压翻转上升时，漏极电流
ID
Kn
W L
Vin
VTN
2
0
I
Imax
即一周期的平均电流
Imean
1 6
Kn
W L
1 VDD
VDD VTN
3
Tclk
综上，短路功耗最终为
Psc VDDImean
CMOS逻辑门电路
1.与非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
许的临界电平和理想逻辑电平之间的范围为 CMOS电路的直流噪声容限，定义为
VNH VOH VIH
VNL VIL VOL
图5.2.6 极限输出电平定义的噪声容限
（2）极限输出电平定义的噪声容限 根据实际工作确定所允许的最低的输出
高电平VOHmin，它所对应的输入电平定义为 关门电平VOFF；给定允许的最高的输出低电 平VOLmax，它所对应的输入电平定义为开门 电平VON。开门电平和关门电平与CMOS电 路的理想输入逻辑电平之间的范围就是 CMOS电路的噪声容限。如左图所示是反相 器的噪声容限 输入高电平噪声容限：
制造工艺-CMOS集成电路原理图及版图
硅芯片上的电子世界—晶体管
• 三级管：pnp，npn • 硅芯片上的三极管：
2012年春季
P+ …N…+. P+
N阱
P型衬底
28中北大学
三极管的设计
CMOS工艺下可以做双极晶体管。 以N阱工艺为例说明PNP, NPN如何形成。
PNP
注：
薄氧
由于P衬底接最低电位vss/gnd
因此，VPNP集电极也必须接
C
N+
N–-epi
钝化层
SiO2
P+
P-Sub
2012年春季
N+埋层
P P(G- ND)
N+
Sub
EB C
N+ P
N+
P+
N–-epi
60
60中北大学
版图设计
• 电子设计 + 绘图艺术 • 仔细设计，确保质量
2012年春季
61中北大学
MOS管的版图设计
沟道宽
沟道长
当多晶硅穿过有源区时，就形成了一个管子。在图中当 多晶硅穿过N型有源区时，形成NMOS，当多晶硅穿过P型有 源区时，形成PMOS。
MIM 上电级
第n-1层金属
电容区的下方不要走线；
2012年春季
20中北大学
多层金属制作的平板电容和侧壁电容
多层平板电容（MIM） •增加单位面积电容； •精度高，匹配性好；
2012年春季
侧壁电容： •单位面积电容值可比左边的大； •精度较高，匹配性较好；
21中北大学
MOS电容
CGS
累积区
强反型
vss/gnd 。
C
B
CMOS集成电路版图TannerL-Edit设计入门
2019/12/3
(三)本课程所用规则的设计-4
铝引线孔距多晶硅最小距离5um Metal1 Contact to Poly spacing =5um
多晶硅对引线孔的最小覆盖2.5um Poly surround Metal Contact = 2.5um
压焊点100*100um*um,压焊点距电路 30um
2019/12/3
L-Edit画版图的详细步骤
1、将屏幕改为256色，打开L-Edit程序，系统自动将 工作文件命名为L ayout1.sdb； 2、选择save as命令，将文件另存为新文件名； 3、 取代设定：选择Replace setup命令，进行设计规 则取代(如果用其他设计规则，可以输入设计规则)； 4、编辑组件，进行环境设定：选择setup—design命 令对单位格点等进行设定； 5、选取图层;
2019/12/3
（二）例外情况的忽略（ignore）
采用此来设置一些可以忽略的情况，对于特定的规则设置才有用。
Coincidences 边界一致的可以被忽略. Intersections 物体之间交叉的 、If layer 2 completely encloses layer 1
Surround . Surround
2019/12/3
集成电路版图设计入门
钟福如 邮箱：zfr02s03tom 电子科技大学成都学院
主要内容：
2019/12/3
版图设计概念； 版图设计流程及在IC设计中的位置； Tanner版图流程举例（反相器等）。
版图设计概念
2019/12/3
定义：版图设计是创建工程制图（网表）的精确 的物理描述过程，而这一物理描述遵守有制造 工艺、设计流程以及通过仿真显示为可行的性 能要求所带来的一系列约束。
集成电路版图设计基础第五章：匹配
school of phye
basics of ic layout design
19
匹配方法 之三：虚设器件 dummy device
• 当这些电阻被刻蚀的时候,位于中间的器件所处的环境肯定与两边 的不同,位于两边的器件所受的腐蚀会比中间的器件多一些,这一 点点的区别也许会对匹配产生非常不可预知的结果。 • 为了使上述电阻在加工上面也保持一致,最简单的办法就是在两边 分别放臵一个 “虚拟电阻”(“dummy resistor ”),而实际上它 们在电路连线上没有与其它任何器件连接,它们只是提供了一些所 谓的“靠垫”, 以避免在两端过度刻蚀。这就是虚拟器件, 保证所 有器件刻蚀一致。 dummy etch
real resistors
school of phye
basics of ic layout design
20
匹配方法 之三：虚设器件 dummy device
• Ending elements have different boundary conditions than the inner elements => use dummy
• 之十三：掩模设计者不会心灵感应。
mask designer are not phychic.
• 之十四：注意临近的器件。
watch the neighbors.
school of phye
basics of ic layout design
6
简单匹配 - matching single transistor
school of phye
basics of ic layout design
16
匹配方法 之二：交叉法 interdigitating device
CMOS集成电路制造工艺及版图设计
叠放metal1层:
叠放metal2层:
●侧视图显示叠放顺序 ●绝缘层将两金属层分隔开
每层的图形由顶视图表 示，SiO2是透明玻璃
7.2 互连线电阻和电容
互连线电阻和电容使传播延时增加 互连线电阻会消耗功率 互连线电容会偶合进额外的噪声，影响电 路可靠性
不同金属材料电阻率
连线的寄生电容（与衬底或连线之间）
5、氮化硅SiN4淀积
• 用于表面覆盖，对大多数物质原 子有阻挡作用，防污染。 • 介电常数较大：7 0 • 绝缘，可用于在电气上隔离相邻 场效应管。 • 同SiO2一样，能被化学漂洗掉。
6、化学机械抛光CMP
7、刻蚀
• 先将掩模(mask)图案转移到涂上光刻胶的硅片上。 • mask 或 reticle：玻璃上覆盖铬图案。
电路）
• 5.CSP（Chip Size Package）芯片尺寸封装 （引脚多，面积小，频率高）
引线键合封装（wire-bonding）
Substrate Die Pad Lead Frame
倒装片封装（Flip-chip）
优点：压焊块可在芯片上任何位置， 具有非常好的电气性能。
Die
Solder bumps
• CPU的封装发展史：
• 1.DIP（Dual.In－line Package）双列直插式封装 （适合PCB板，pin少，面积比大） • 2.PQFP（Plastic Quad Flat Package）塑料方型扁平式封装和PFP（Plastic Flat Package）塑料扁平组件式封装 （密集，面积比小，适合高频电路） • 3. PGA（Pin Grid Array Package）插针网格阵列封装 （拔插方便，适合高频 电路） • 4.BGA（Ball Grid Array Package）球栅阵列封装 （引脚多，但是间距大，适合更高频率
CMOS集成电路设计课件
解决方法：直观和经验设计
鲁棒设计
鲁棒设计
电路性能随工艺、电源电压、温度而变化
器件模型参数的改变
阈值电压、二级效应参数 工艺角参数 TT、FF、SS、FNSP、SNFP 鲁棒设计电路性能随工艺、源压温度而变化器件模型
电源电压对器件工作区的影响
电压变化范围：20%
温度的范围
室温：25度、或50度 民品、军品
简单电路
单级放大器、差动放大器、电路偏置、电流镜电路
器件
CMOS工艺、器件物理、器件Spice参数、 *版图设计、*电路模拟
模拟集成电路设计步骤
设计要求描述
电路设计
与设计指标比较
模拟集成电路设计步骤要求描述定义与指标比
设计定义 执行设计
仿真
物理层设计 芯片设计
物理层设计 物理层验证 提取寄生参数
芯片制造
磁盘驱动器中的模块电路（C/filter …
磁盘驱动器中的模块电路（3）写发送扰码、RL编
小结
什么是模拟集成电路设计，模拟集成电路设计和分立模拟 电路与数字电路设计的区别，设计的难点。 设计步骤和直观的、层次的、鲁棒的设计。 模拟集成电路的应用、不同的信号带宽和工艺对模拟电路 的影响。 模拟信号处理系统设计和各种典型的模拟电路模块 小结什么是模拟集成电路设计，和分立 VLSI混合模拟信号电路设计举例
考核标准和联系方式
考核标准 平时作业 设计课题 期中练习 期末 联系方式
15% 15% 15% 55%
%5考核标准和联系方式1
导论
1.1 模拟集成电路设计的特点
层次化设计 设计步骤 鲁棒（robust）设计
1.2 模拟集成电路的应用 导论1.模拟集成电路设计的特点层次化2 1.3 模拟信号处理 1.4 混合信号电路举例
鲁棒设计
鲁棒设计
电路性能随工艺、电源电压、温度而变化
器件模型参数的改变
阈值电压、二级效应参数 工艺角参数 TT、FF、SS、FNSP、SNFP 鲁棒设计电路性能随工艺、源压温度而变化器件模型
电源电压对器件工作区的影响
电压变化范围：20%
温度的范围
室温：25度、或50度 民品、军品
简单电路
单级放大器、差动放大器、电路偏置、电流镜电路
器件
CMOS工艺、器件物理、器件Spice参数、 *版图设计、*电路模拟
模拟集成电路设计步骤
设计要求描述
电路设计
与设计指标比较
模拟集成电路设计步骤要求描述定义与指标比
设计定义 执行设计
仿真
物理层设计 芯片设计
物理层设计 物理层验证 提取寄生参数
芯片制造
磁盘驱动器中的模块电路（C/filter …
磁盘驱动器中的模块电路（3）写发送扰码、RL编
小结
什么是模拟集成电路设计，模拟集成电路设计和分立模拟 电路与数字电路设计的区别，设计的难点。 设计步骤和直观的、层次的、鲁棒的设计。 模拟集成电路的应用、不同的信号带宽和工艺对模拟电路 的影响。 模拟信号处理系统设计和各种典型的模拟电路模块 小结什么是模拟集成电路设计，和分立 VLSI混合模拟信号电路设计举例
考核标准和联系方式
考核标准 平时作业 设计课题 期中练习 期末 联系方式
15% 15% 15% 55%
%5考核标准和联系方式1
导论
1.1 模拟集成电路设计的特点
层次化设计 设计步骤 鲁棒（robust）设计
1.2 模拟集成电路的应用 导论1.模拟集成电路设计的特点层次化2 1.3 模拟信号处理 1.4 混合信号电路举例
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Vi
VDD n+ Vo
Vi
GND n+ N -阱 n+ N -阱 p+ n+ n+
p+
RW
p+
p+
RS
韩 良 26
P-Sub
2015/8/4
5.3.3 内部电路的抗闩锁设计 (1)内部一般电路工作电压低，工作电流小， 一般采用的方法是：充分且均匀地布置P型 衬底电源的欧姆接触孔和N型衬底地的欧姆 接触孔，用金属线直接连接到电源或地。 (2) 工作电流较大的器件（单元）或状态同 步转换集中的模块，一般采用保护环（N+ 环或P+环）的结构。
44
2015/8/4
5.4.3电阻-二极管保护电路 1. 基本原理（续） + R 2为N 电阻，起延迟、 VDD 缓冲作用，防止外来高 Dp1 电压直接作用于MOS管 MP pad R1 R2 的栅极。阻值一般在几 十 左右。 MN Dn1 Dn2是R2形成的寄生二极 Dn2 管，起到进一步的保护 VSS 作用。
5.2.3 优化设计 4. 复用单元的设计 将常用结构的 组合图形（包括电 路单元）按设计规 则要求设计为可复 用的单元，供设计 过程中调用， 减少设计错 误，并便于 修改。
2015/8/4 韩 良
Active Contact
Poly Contact
Via1
PAD
22
§5-3 CMOS电路的抗闩锁设计
2015/8/4 韩 良 17
5.2.2 布线 2. 布线示例
2015/8/4
韩 良
18
5.2.3 优化设计 1. 源漏区面积优化
相邻同型MOS 管源漏区相连接时 采用有源区直接连 接可以减小源漏区 面积，减小寄生电 容和漏电，也减小 了芯片面积。
2015/8/4 韩 良 19
1
2
5.2.3 优化设计 2. 器件排序优化 通过排序优化可以提高速度，减小漏电。
2015/8/4
韩 良
31
5.3.4 芯片外围电路的抗闩锁设计 双环结构示意图
地 P
电 源 N P P N阱
韩 良
电 源 N
地 P
电 源 地 N
32
地 N N P衬底 P
电 源 N
P
2015/8/4
5.3.4 芯片外围电路的抗闩锁设计 输出驱动单元局部版图示例
2015/8/4
韩 良
33
§5-4 MOS电路的抗静电设计
2015/8/4
韩 良
34
思考题
1. MOS电路为什么要有抗静电设计？
2. 对静电保护电路有何要求？
3. 静电保护电路由那些形式？保护原 理是什么？
2015/8/4
韩 良
35
5.4.1 MOS电路抗静电设计的必要性
VDD
在测试、封装和使用过程中 MP pad 来自人体或设备的静电可达几 MN 千伏以上，而 MOS器件的栅氧 VSS 化层很薄，面积很小，绝缘性 能又很好，因此静电电荷形成 VDD 很高的电压足以使栅氧化层击 MP pad 穿，使器件失效。因此，采用 MN 抗静电保护设计措施是MOS电 路得以应用发展的必要前提。 VSS
MOS管的源漏区具 有可互换性。
2015/8/4 韩 良 11
§5-2 版图的布局布线
2015/8/4
韩 良
12
思考题
1. 布局布线的策略是什么？ 2. 复用单元设计有什么好处？
2015/8/4
韩 良
13
5.2.1 布局 1.布局的基本原则 芯片的布局设计是要解决电路图或逻辑 图中的每个元件、功能单元在版图中的位置 摆布、压焊点分布、电源线和地线以及主要 信号线的走向等。 首先确定电路中主要单元（元件）的位 置，再以主要单元为中心安置次主要单元和 次要单元。 相关单元（包括压点）要尽量靠近，以 主要单元为主调整单元（器件）的形状和位 置，方便布线，缩短布线。
(1)根据已确定的W/L 和L的值来确定W的值。
(2)对于长沟器件，应根据工艺水平先考虑确 定沟道宽度W，然后再根据已确定W/L的值 来确定L的值。 L W
2015/8/4
韩 良
10
5.1.4 MOS管源漏区尺寸的确定
一般是根据MOS管的沟道宽度W和相 关的设计规则来确定源漏区最小尺寸。源 漏区尺寸越小，寄生电容以及漏电就越小。 对于W/L较大的器件一般采用叉指状 图形。
2015/8/4
韩 良
37
5.4.1 ESD模式分类 1. 人体放电模式 人体放电模式(HBM)的ESD是指因人体 在地上走动磨擦或其它因素在人体上已累积 了静电，当此人去碰触到IC时，人体上的静 电便会经由IC的脚(pin)而进入IC内，再经由
IC放电到地去。
2015/8/4
韩 良
38
5.4.1 ESD模式分类 2. 机器放电模式 机器放电模式的ESD是指机器(例如机械 手臂)本身累积了静电，当此机器去碰触到IC 时，该静电便经由IC的pin放电。
第五章 MOS电路版图设计
2015/8/4
韩 良
1
§5-1 MOS管图形尺寸的设计
2015/8/4
韩 良
2
思考题
1. MOS管沟道的宽长比(W/L)如何确定？
2. MOS管沟道的宽度(W)和长度(L)如何确 定？ 3. MOS管源漏区尺寸如何确定？
2015/8/4
韩 良
3
5.1.1 MOS管宽长比(W/L)的确定 VDD 1. NMOS逻辑门电路 (1)NMOS逻辑门电路是有比电路， ML 根据VOL的要求，确定最小R 。 Vi Vo 2 MI (VDD VTL ) VOL E/E 饱和负载 2R(VOHVTI) 2 VTD (W/L) K I I V DD V其中： OL = = E/D 2RR (VOH L VTE)(W/L)L K MD (2) 根据负载CL情况和速度要求(tr Vo 和tf) 确定负载管和等效输入管的 ME Vi 最小W/L 。
2015/8/4 韩 良 40
5.4.1 ESD模式分类 4. 电场感应模式 电场感应模式(FIM)的静电放电发生是因 电场感应而起的。当IC因输送带或其它因素 而经过一电场时，其相对极性的电荷可能会 自一些IC脚而排放掉，在IC通过电
场之后，IC本身便累积了静电荷，此静电荷
会以类似CDM的模式放电出来。
OUT OUT D A B C
A
D
B
C
OUT
OUT
GND
2015/8/4 韩 良 20
GND
5.2.3 优化设计 3. 宽沟器件的优化设计 (1)宽沟器件可以由 多个器件合成，方便 布局布线，减小栅极 电阻。 (2)宽沟器件源漏区 开孔要充分，提高沟 道特性的一致性（尤 其是模拟电路）。
2015/8/4 韩 良 21
2015/8/4 韩 良 4
5.1.1 MOS管宽长比(W/L)的确定 1. NMOS逻辑门电路（续） (3) 根据静态功耗的要求 来确定负载管最大的W/L 。
(4) 根据上述结果最终 确定负载管和等效输 入管的W/L 。 (5) 根据输入结构和 等效输入管的W/L确 A 定每个输入管的W/L 。
2015/8/4 韩 良 7
VDD MP Vi
VDD
Vo MN
A B F
5.1.1 MOS管宽长比(W/L)的确定 3. 传输门电路 (1)MOS的W/L直接影响传输门的导通电阻，
因而影响传输速度。因此，根据传输速
度的要求（考虑负载情况和前级驱动情
况）来确定MOS管的W/L.
(2) 对于CMOS传输门，一般应当考虑NMOS 管和PMOS管特性的对称性。
2015/8/4 韩 良 5
VDD ML Vi MI Vo
VDD
V DD F
B C
MD ME Vo
Vi
5.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路 (1) 根据抗干扰能力(噪声容限、 输入转折电压V*)确定0范围。 V* =
VDD+ VTP +VTN o 1 + o VDD VO Vi
2015/8/4
韩 良
23
思考题
1. 什么是闩锁效应？它有什么危害？ 2. 如何消除闩锁效应？
2015/8/4
韩 良
24
5.3.1 CMOS电路中的闩锁效应 触发的必要条件： 1.两个发射结均正偏 2.βnpn*βpnp> 1 3.IPower>IH
Vi VDD n+ p+ RW p+ Vo n+ RS GND
5.2.2 布线 1. 布线基本原则
最常用的布线层有金属、多晶硅和扩 散区，其寄生电阻和寄生电容有所不同。 电源线、地线选择金属层布线，线宽要 考虑电流容量（一般1mA/m)。 长信号线一般选择金属层布线，应尽量 避免长距离平行走线。 多晶硅布线和扩散区布线不能交叉而 且要短。必须用多晶硅走长线时，应同时 用金属线在一定长度内进行短接。
VDD MP Vo MN
(2) 根据负载CL情况和速度 要求(tr和tf) 确定等效的 PMOS管和NMOS管的最小 W/L 。
2015/8/4 韩 良 6
o增大 Vi
0
V*
VDD
5.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路（续）
(3) 根据上述结果最终确定等效的 PMOS管和NMOS管的最小W/L。 (4) 根据电路结构和等 效的W/L确定每个管 的W/L 。 无比电路VOL与o无关 nor2
2015/8/4 韩 良 36
5.4.1 ESD模式分类 ESD-Electrostatic Discharge 静电放电的 4类模式： 1. 人体放电模式(Human-Boday Model, HBM) 2. 机器放电模式(MachineModel, MM) 3. 组件充电模式(Charged-Device Model, CDM) 4. 电场感应模式(Field-Induced Model, FIM)
VDD n+ Vo
Vi
GND n+ N -阱 n+ N -阱 p+ n+ n+
p+
RW
p+
p+
RS
韩 良 26
P-Sub
2015/8/4
5.3.3 内部电路的抗闩锁设计 (1)内部一般电路工作电压低，工作电流小， 一般采用的方法是：充分且均匀地布置P型 衬底电源的欧姆接触孔和N型衬底地的欧姆 接触孔，用金属线直接连接到电源或地。 (2) 工作电流较大的器件（单元）或状态同 步转换集中的模块，一般采用保护环（N+ 环或P+环）的结构。
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5.4.3电阻-二极管保护电路 1. 基本原理（续） + R 2为N 电阻，起延迟、 VDD 缓冲作用，防止外来高 Dp1 电压直接作用于MOS管 MP pad R1 R2 的栅极。阻值一般在几 十 左右。 MN Dn1 Dn2是R2形成的寄生二极 Dn2 管，起到进一步的保护 VSS 作用。
5.2.3 优化设计 4. 复用单元的设计 将常用结构的 组合图形（包括电 路单元）按设计规 则要求设计为可复 用的单元，供设计 过程中调用， 减少设计错 误，并便于 修改。
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Active Contact
Poly Contact
Via1
PAD
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§5-3 CMOS电路的抗闩锁设计
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5.2.2 布线 2. 布线示例
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5.2.3 优化设计 1. 源漏区面积优化
相邻同型MOS 管源漏区相连接时 采用有源区直接连 接可以减小源漏区 面积，减小寄生电 容和漏电，也减小 了芯片面积。
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1
2
5.2.3 优化设计 2. 器件排序优化 通过排序优化可以提高速度，减小漏电。
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韩 良
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5.3.4 芯片外围电路的抗闩锁设计 双环结构示意图
地 P
电 源 N P P N阱
韩 良
电 源 N
地 P
电 源 地 N
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地 N N P衬底 P
电 源 N
P
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5.3.4 芯片外围电路的抗闩锁设计 输出驱动单元局部版图示例
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§5-4 MOS电路的抗静电设计
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思考题
1. MOS电路为什么要有抗静电设计？
2. 对静电保护电路有何要求？
3. 静电保护电路由那些形式？保护原 理是什么？
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韩 良
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5.4.1 MOS电路抗静电设计的必要性
VDD
在测试、封装和使用过程中 MP pad 来自人体或设备的静电可达几 MN 千伏以上，而 MOS器件的栅氧 VSS 化层很薄，面积很小，绝缘性 能又很好，因此静电电荷形成 VDD 很高的电压足以使栅氧化层击 MP pad 穿，使器件失效。因此，采用 MN 抗静电保护设计措施是MOS电 路得以应用发展的必要前提。 VSS
MOS管的源漏区具 有可互换性。
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§5-2 版图的布局布线
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思考题
1. 布局布线的策略是什么？ 2. 复用单元设计有什么好处？
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韩 良
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5.2.1 布局 1.布局的基本原则 芯片的布局设计是要解决电路图或逻辑 图中的每个元件、功能单元在版图中的位置 摆布、压焊点分布、电源线和地线以及主要 信号线的走向等。 首先确定电路中主要单元（元件）的位 置，再以主要单元为中心安置次主要单元和 次要单元。 相关单元（包括压点）要尽量靠近，以 主要单元为主调整单元（器件）的形状和位 置，方便布线，缩短布线。
(1)根据已确定的W/L 和L的值来确定W的值。
(2)对于长沟器件，应根据工艺水平先考虑确 定沟道宽度W，然后再根据已确定W/L的值 来确定L的值。 L W
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韩 良
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5.1.4 MOS管源漏区尺寸的确定
一般是根据MOS管的沟道宽度W和相 关的设计规则来确定源漏区最小尺寸。源 漏区尺寸越小，寄生电容以及漏电就越小。 对于W/L较大的器件一般采用叉指状 图形。
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韩 良
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5.4.1 ESD模式分类 1. 人体放电模式 人体放电模式(HBM)的ESD是指因人体 在地上走动磨擦或其它因素在人体上已累积 了静电，当此人去碰触到IC时，人体上的静 电便会经由IC的脚(pin)而进入IC内，再经由
IC放电到地去。
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韩 良
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5.4.1 ESD模式分类 2. 机器放电模式 机器放电模式的ESD是指机器(例如机械 手臂)本身累积了静电，当此机器去碰触到IC 时，该静电便经由IC的pin放电。
第五章 MOS电路版图设计
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韩 良
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§5-1 MOS管图形尺寸的设计
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思考题
1. MOS管沟道的宽长比(W/L)如何确定？
2. MOS管沟道的宽度(W)和长度(L)如何确 定？ 3. MOS管源漏区尺寸如何确定？
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韩 良
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5.1.1 MOS管宽长比(W/L)的确定 VDD 1. NMOS逻辑门电路 (1)NMOS逻辑门电路是有比电路， ML 根据VOL的要求，确定最小R 。 Vi Vo 2 MI (VDD VTL ) VOL E/E 饱和负载 2R(VOHVTI) 2 VTD (W/L) K I I V DD V其中： OL = = E/D 2RR (VOH L VTE)(W/L)L K MD (2) 根据负载CL情况和速度要求(tr Vo 和tf) 确定负载管和等效输入管的 ME Vi 最小W/L 。
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5.4.1 ESD模式分类 4. 电场感应模式 电场感应模式(FIM)的静电放电发生是因 电场感应而起的。当IC因输送带或其它因素 而经过一电场时，其相对极性的电荷可能会 自一些IC脚而排放掉，在IC通过电
场之后，IC本身便累积了静电荷，此静电荷
会以类似CDM的模式放电出来。
OUT OUT D A B C
A
D
B
C
OUT
OUT
GND
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GND
5.2.3 优化设计 3. 宽沟器件的优化设计 (1)宽沟器件可以由 多个器件合成，方便 布局布线，减小栅极 电阻。 (2)宽沟器件源漏区 开孔要充分，提高沟 道特性的一致性（尤 其是模拟电路）。
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5.1.1 MOS管宽长比(W/L)的确定 1. NMOS逻辑门电路（续） (3) 根据静态功耗的要求 来确定负载管最大的W/L 。
(4) 根据上述结果最终 确定负载管和等效输 入管的W/L 。 (5) 根据输入结构和 等效输入管的W/L确 A 定每个输入管的W/L 。
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VDD MP Vi
VDD
Vo MN
A B F
5.1.1 MOS管宽长比(W/L)的确定 3. 传输门电路 (1)MOS的W/L直接影响传输门的导通电阻，
因而影响传输速度。因此，根据传输速
度的要求（考虑负载情况和前级驱动情
况）来确定MOS管的W/L.
(2) 对于CMOS传输门，一般应当考虑NMOS 管和PMOS管特性的对称性。
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VDD ML Vi MI Vo
VDD
V DD F
B C
MD ME Vo
Vi
5.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路 (1) 根据抗干扰能力(噪声容限、 输入转折电压V*)确定0范围。 V* =
VDD+ VTP +VTN o 1 + o VDD VO Vi
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韩 良
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思考题
1. 什么是闩锁效应？它有什么危害？ 2. 如何消除闩锁效应？
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韩 良
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5.3.1 CMOS电路中的闩锁效应 触发的必要条件： 1.两个发射结均正偏 2.βnpn*βpnp> 1 3.IPower>IH
Vi VDD n+ p+ RW p+ Vo n+ RS GND
5.2.2 布线 1. 布线基本原则
最常用的布线层有金属、多晶硅和扩 散区，其寄生电阻和寄生电容有所不同。 电源线、地线选择金属层布线，线宽要 考虑电流容量（一般1mA/m)。 长信号线一般选择金属层布线，应尽量 避免长距离平行走线。 多晶硅布线和扩散区布线不能交叉而 且要短。必须用多晶硅走长线时，应同时 用金属线在一定长度内进行短接。
VDD MP Vo MN
(2) 根据负载CL情况和速度 要求(tr和tf) 确定等效的 PMOS管和NMOS管的最小 W/L 。
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o增大 Vi
0
V*
VDD
5.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路（续）
(3) 根据上述结果最终确定等效的 PMOS管和NMOS管的最小W/L。 (4) 根据电路结构和等 效的W/L确定每个管 的W/L 。 无比电路VOL与o无关 nor2
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5.4.1 ESD模式分类 ESD-Electrostatic Discharge 静电放电的 4类模式： 1. 人体放电模式(Human-Boday Model, HBM) 2. 机器放电模式(MachineModel, MM) 3. 组件充电模式(Charged-Device Model, CDM) 4. 电场感应模式(Field-Induced Model, FIM)