集成电路版图设计笔试面试大全
集成电路设计岗位招聘笔试题与参考答案(某大型集团公司)
招聘集成电路设计岗位笔试题与参考答案(某大型集团公司)(答案在后面)一、单项选择题（本大题有10小题，每小题2分，共20分）1、在集成电路设计中，以下哪种类型的设计通常负责处理数字逻辑功能？A、模拟集成电路B、数字集成电路C、混合信号集成电路D、射频集成电路2、以下哪种技术用于在集成电路设计中实现晶体管间的连接？A、光刻技术B、蚀刻技术C、键合技术D、离子注入技术3、在CMOS工艺中，P型MOSFET的阈值电压通常会随着温度的升高而：A. 增加B. 减少C. 不变D. 先增加后减少4、下列哪一项不是减少互连延迟的有效方法？A. 使用更细的金属线B. 使用更高介电常数的绝缘材料C. 减少金属层之间的距离D. 使用铜代替铝作为互连线材料5、集成电路设计中，以下哪种工艺主要用于制造CMOS（互补金属氧化物半导体）逻辑电路？A. 双极型工艺B. 金属氧化物半导体工艺C. 双极型/金属氧化物半导体混合工艺D. 双极型/CMOS混合工艺6、在集成电路设计中，以下哪个参数通常用来描述晶体管的开关速度？A. 饱和电压B. 输入阻抗C. 开关时间D. 集成度7、在集成电路设计中，用于描述电路逻辑功能的硬件描述语言不包括以下哪一种？A. VerilogB. VHDLC. C++D. SystemVerilog8、下列选项中，哪一个不是ASIC（专用集成电路）设计流程中的一个阶段？A. 逻辑综合B. 布局布线C. 系统集成D. 物理验证9、以下哪种工艺技术通常用于制造高性能的集成电路？A. 混合信号工艺B. CMOS工艺C. GaN（氮化镓）工艺D. BiCMOS工艺二、多项选择题（本大题有10小题，每小题4分，共40分）1、在CMOS工艺中，关于阱（well）的概念，下列说法正确的有：A. NMOS晶体管通常位于P型阱中B. PMOS晶体管通常位于N型阱中C. N阱用于隔离不同区域的晶体管，防止电流泄露D. P阱可以与N阱共存于同一层硅片上而不会相互影响2、关于集成电路版图设计中的DRC（Design Rule Check）规则，下列哪些陈述是正确的？A. DRC规则是为了确保电路性能优化B. DRC规则定义了最小特征尺寸、最小间距等制造限制C. 违反DRC规则可能会导致制造缺陷，如短路或开路D. DRC规则在所有半导体制造工艺中都是相同的3、关于集成电路设计，以下哪些是典型的电路设计类型？（）A、模拟电路设计B、数字电路设计C、混合信号电路设计D、射频电路设计E、光电子电路设计4、在集成电路设计中，以下哪些因素会影响电路的功耗？（）A、晶体管的工作状态B、电源电压C、电路的复杂度D、芯片的温度E、外部负载5、在集成电路设计过程中，下列哪些技术用于提高电路的性能？A. 使用更先进的制程技术B. 优化电路布局减少信号延迟C. 增加电源电压以提升速度D. 减少电路层数降低制造成本E. 应用低功耗设计方法6、下列哪些是实现CMOS逻辑门时需要考虑的关键因素？A. 输入电平的阈值B. 输出驱动能力C. 功率消耗D. 静态电流消耗E. 电路的工作频率7、以下哪些技术或方法属于集成电路设计中的模拟设计领域？（）A. 信号处理算法B. 逻辑门电路设计C. 模拟电路仿真D. 功耗分析E. 版图设计8、在集成电路设计中，以下哪些步骤是进行版图设计的必要阶段？（）A. 电路原理图设计B. 布局规划C. 逻辑分割D. 布局布线E. 版图检查9、在CMOS工艺中，影响MOSFET阈值电压的因素有哪些？A. 氧化层厚度B. 衬底掺杂浓度C. 栅极材料类型D. 源漏区掺杂浓度E. 温度F. 器件尺寸三、判断题（本大题有10小题，每小题2分，共20分）1、集成电路设计岗位的工程师需要具备扎实的数学基础和电子工程知识。
招聘面试IC设计面试笔试题目
招聘面试 IC设计面试笔试题目笔试/面试题目集合分类--IC设计基础1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。
（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）2、平板电容公式(C=εS/4πkd)。
（未知）3、最基本的如三极管曲线特性。
（未知）4、描述反馈电路的概念，列举他们的应用。
（仕兰微电子）5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。
（未知）8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。
（凹凸）9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。
（未知）10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。
（未知）11、画差放的两个输入管。
（凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。
并画出一个晶体管级的运放电路。
IC设计面试笔试题目
IC设计面试笔试题目集合分类笔试/面试题目集合分类--IC设计基础1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。
（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）2、平板电容公式(C=εS/4πkd)。
（未知）3、最基本的如三极管曲线特性。
（未知）4、描述反馈电路的概念，列举他们的应用。
（仕兰微电子）5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。
（未知）8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。
（凹凸）9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。
（未知）10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。
（未知）11、画差放的两个输入管。
（凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。
并画出一个晶体管级的运放电路。
IC类面试题
IC类面试题IC类面试题一、基础知识部分1. 什么是集成电路（Integrated Circuit），它的优点和应用范围是什么？2. 请解释什么是半导体（Semiconductor），以及半导体材料的特点。
3. 请简要介绍一下半导体器件（如二极管、三极管）的结构、工作原理和应用。
4. 请解释什么是超大规模集成电路（VLSI），以及它的特点和应用范围。
5. 什么是数字集成电路（Digital Integrated Circuit）和模拟集成电路（Analog Integrated Circuit）？请列举它们各自的应用领域。
6. 请简要介绍一下有源器件（如场效应管、双极型晶体管）和无源器件（如电阻、电容、电感）的基本原理和应用。
二、设计能力部分1. 请设计一个简单的二极管整流电路，并解释它的工作原理和应用。
2. 如何设计一个简单的数字电路，将一个四位二进制数转换为十进制数？3. 请设计一个模拟滤波电路，用于去除输入信号中的高频噪声。
4. 如何设计一个集成电路，实现一个温度控制系统？请简要描述设计思路。
5. 请设计一个数字信号处理电路，能够实现输入数据的快速傅里叶变换。
6. 如何设计一个功率放大器电路，实现对输入信号的放大和输出？三、实践能力部分1. 请解释什么是电子设计自动化工具（Electronic Design Automation，简称EDA），并介绍一种常用的EDA工具。
2. 请介绍一种常用的半导体器件制造工艺，并谈谈其优缺点。
3. 请介绍一种常用的可编程逻辑器件（Programmable Logic Device，简称PLD），并解释它的工作原理和应用。
4. 请列举一些常见的集成电路封装形式，并解释它们的特点和应用场景。
5. 请介绍一种常用的模拟集成电路设计方法，以及一种常用的数字集成电路设计方法。
四、综合能力部分1. 在集成电路设计中，如何确定适当的工艺尺寸和电路结构，以实现设计要求？2. 在集成电路设计和制造中，如何解决功耗、发热和可靠性等问题？3. 在开发一个集成电路产品时，您认为最重要的是什么，为什么？4. 请谈谈您对未来集成电路技术发展的看法，以及您认为可能面临的挑战和机遇。
IC设计模拟的经典的面试题及其答案
Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流
随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大
Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一
Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。
MENTOR Modle-sim
模拟电路仿真工具：
***ANTI HSpice pspice，spectre micro microwave:
eesoft : hp
3.）逻辑综合（synthesis tools)
逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。
12、请简述一下设计后端的整个流程？（仕兰微面试题目）
13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元素？（仕兰微面试题目）
8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知）
微电子笔试(笔试和面试题)
第一部分：基础篇（该部分共有试题8题,为必答题，每位应聘者按自己对问题的理解去回答，尽可能多回答你所知道的内容。
若不清楚就写不清楚）。
1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统。
模拟信号，是指幅度随时间连续变化的信号。
例如，人对着话筒讲话，话筒输出的音频电信号就是模拟信号，收音机、收录机、音响设备及电视机中接收、放大的音频信号、电视信号，也是模拟信号。
数字信号，是指在时间上和幅度上离散取值的信号，例如，电报电码信号，按一下电键，产生一个电信号，而产生的电信号是不连续的。
这种不连续的电信号，一般叫做电脉冲或脉冲信号，计算机中运行的信号是脉冲信号，但这些脉冲信号均代表着确切的数字，因而又叫做数字信号。
在电子技术中，通常又把模拟信号以外的非连续变化的信号，统称为数字信号。
FPGA是英文Field－Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
2、你认为你从事研发工作有哪些特点？3、基尔霍夫定理的内容是什么？基尔霍夫电流定律:流入一个节点的电流总和等于流出节点的电流总和。
基尔霍夫电压定律:环路电压的总和为零。
欧姆定律: 电阻两端的电压等于电阻阻值和流过电阻的电流的乘积。
4、描述你对集成电路设计流程的认识。
5、描述你对集成电路工艺的认识。
把电路所需要的晶体管、二极管、电阻器和电容器等元件用一定工艺方式制作在一小块硅片、玻璃或陶瓷衬底上，再用适当的工艺进行互连，然后封装在一个管壳内，使整个电路的体积大大缩小，引出线和焊接点的数目也大为减少。
电子面试题目大全(3篇)
第1篇1. 集成电路基础：- 请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSp、ASIC、FpGA等的概念）。
2. 研发工作特点：- 你认为你从事研发工作有哪些特点？3. 基尔霍夫定理：- 基尔霍夫定理的内容是什么？4. 集成电路设计流程：- 描述你对集成电路设计流程的认识。
5. 集成电路工艺：- 描述你对集成电路工艺的认识。
6. 模拟电路设计：- 最基本的如三极管曲线特性（太低极了点）。
- 基本放大电路，种类，优缺点，特别是广泛采用差分结构的原因。
- 反馈之类，如：负反馈的优点（带宽变大）。
7. 数字电路设计：- Verilog/VHDL设计计数器。
- 逻辑方面数字电路的卡诺图化简，时序。
8. 电容公式：- 平板电容公式(CS/4kd)。
9. 反馈电路：- 描述反馈电路的概念，列举他们的应用。
10. 负反馈种类：- 负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈的优点。
11. 放大电路的频率补偿：- 放大电路的频率补偿的目的是什么，有哪些方法？12. 频率响应：- 频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。
13. A/D电路组成和工作原理：- A/D电路组成,工作原理。
14. 软件操作：- ic设计的话需要熟悉的软件: Cadence, Synopsys, Advant，UNIX当然也要大概会操作。
15. 实际工作所需要的一些技术知识：- 电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等。
请注意，这些题目仅供参考，实际面试中的题目可能会根据公司的具体需求和应聘者的背景有所不同。
第2篇一、基础篇1. 请简要描述电子工程的基本概念及其在现代社会中的应用。
2. 解释电子电路中的模拟信号和数字信号的区别。
3. 电流、电压和电阻之间的关系是什么？4. 电路中常见的电源有哪几种？5. 什么是基尔霍夫定律？6. 请简述二极管、晶体管和场效应晶体管的基本原理。
集成电路设计岗位招聘笔试题及解答(某世界500强集团)2024年
2024年招聘集成电路设计岗位笔试题及解答(某世界500强集团)(答案在后面)一、单项选择题（本大题有10小题，每小题2分，共20分）1、下列晶体管类型的半导体材料中，通常用于集成电路制造中的集电极，其来源最为广泛且成本较低的是？A. 氮化镓 (GaN)B. 硅 (Si)C. 锗 (Ge)D. 金刚石2、在集成电路设计行业中，总线宽度是指一次可以传输的信号数量。
下列总线的有效性排列中，哪一组是可以用在8位处理器的？A. 1位或4位总线B. 4位或8位总线C. 8位或16位总线D. 4位或16位总线3、下列哪种电路拓扑结构通常用于实现高增益放大器？A.மமமமமமமமமமB. 喜欢的肯定是什么？4、CMOS工艺中，为降低漏电流和提高开关速度，通常采用什么措施？A. 增加阈值电压B. 减少阈值电压C. 降低工作电压D. 提高工作电压5.在集成电路设计中，以下哪个因素对芯片的性能有最大影响？A. 电流大小B. 电压水平C. 晶体管尺寸D. 电阻值6.在设计集成电路时，以下哪种布局方法可以最小化信号传输延迟？A. 混合布局B. 紧凑布局C. 顺序布局D. 扇形布局7、数字选数字。
在模拟到数字转换电路中，使用最多的技术是（）。
A、反相放大器B、运算放大器C、二极管放大器D、集成运放放大器8、数字选数字。
双极型晶体管在半导体工艺中，通常使用（）掺杂技术。
A、P区掺杂B、N区掺杂C、平面掺杂D、表面掺杂9、设一款MMIC Amplifier电路的截止频率为10GHz，其放大倍数为20dB，则该放大器在1kHz处的增益 (以分贝为单位)A.约为20dBB.约为1.2dBC.约为0dBD.约为200dB 10、下列哪种晶体管的工作原理是基于电流的控制效果？A.MOSFETB.BJTTFETD.FinFET二、多项选择题（本大题有10小题，每小题4分，共40分）1.集成电路设计中，以下哪个因素对芯片性能影响最大？A. 电流大小B. 电压频率C. 电磁干扰D. 噪声大小2.在CMOS工艺中，以下哪种器件主要用于实现逻辑非功能？A. 二极管B. 晶体管C. 互连D. 电容3、集成电路设计中，每种不同类型的门电路都有其组成形式和特性方程，其中三态门（Out，tree）电路的特性方程，下述的英文表达准确的为：（） A） Out = (A!) B） Out = ( *mc*ai) C） Out = ( ) is not the right choice D）Out = 0并且向上false4、某一电路的表达式为 Out = ( * ),( ) 表示废物符号，关于此电路的描述正确的是哪些？( ) A）只要有一个输入为1，则 Out=1，其 Low电平比单输出 t 高B）当 A，B，C 三个输入都为 0 时， Out=0 C）若 C=0，无论输入为0,1均不产生 anything D）三种输入相等时，三种条件下的结果一样5、下列关于 CMOS 集成电路的描述，哪些是正确的？( )A. CMOS 电路采用互补型 MOSFET 作为开关元件B. CMOS 电路在高速工作时功耗较低C. CMOS 电路主要用于模拟信号处理D. CMOS 电路在静态功耗方面较低6、下列关于设计流程中布局規劃的描述，哪些是正确的？( )A. 布局规划直接影响到芯片的性能B. 布局规划需要考虑每一级线路的容量C. 布局规划主要关心电路的功能实现D. 布局规划阶段可以随意修改电路结构7、在数字电路设计中，以下哪些电压类型是常见的逻辑门电压（）。
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集成电路版图设计笔试面试大全1. calibre语句2. 对电路是否了解。
似乎这个非常关心。
3. 使用的工具。
, 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula 拽可乐(DIVA),等软件进行IC版图绘制和DRC，LVS，ERC等后端验证4. 做过哪些模块其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接5. 是否用过双阱工艺。
工艺流程见版图资料在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。
制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。
双阱CMOS采用原始材料是在P+衬底(低电阻率)上外延一层轻掺杂的外延层P-(高电阻率)防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。
N阱、P阱之间无space。
6. 你认为如何能做好一个版图,或者做一个好版图需要注意些什么需要很仔细的回答～答:一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。
总体原则是模拟电路应该以模拟信号对噪声的敏感度来分类。
例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。
这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。
高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。
数字电路应以速度和功能来分类。
显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。
其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。
注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。
芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对单元以及内部信号的干扰。
模块间摆放时要配合压焊点的分布，另外对时钟布线要充分考虑时延，不同的时钟信号布线应尽量一致，以保证时钟之间的同步性问题。
而信号的走线要完全对称以克服外界干扰。
二(电源线和地线的布局问题当数字、模拟电路位于同一个芯片，任何时候数字电路的噪声都可能通过连接的电源线和地线，注入到敏感模拟电路。
因此需要仔细考虑电源线和地线的布线方式，这样不仅能减小数字噪声对模拟电路的注入，而且可以最小化耦合效应。
一个降低干扰的方法是禁止模拟电路和数字电路共用相同的连线，区分数字和模拟部分的电源和地引脚。
这样能削减由于连线共用而产生的寄生电阻，耦合。
在允许范围内使电源线和地线尽可能的宽，可以减小电源线和地线的电阻。
这样会减小总体布线金属的电阻值，也会相应降低在这些电阻上产生的峰值电压。
尽管仔细布局可以最小化电感，但是电感本身是不可能消除的。
这是因为压焊线的长度依赖于压焊块和引线框之间的距离。
一种减小连线电感的方法就是预留离芯片上敏感连线最近的引脚，例如模拟电源和地。
事实上，对于噪声的抑制除了电路设计上要进行充分的考虑和采用不同的手段使信号足够干净之外，版图设计者拥有一定的电路设计知识和基础理论，养成一个良好的设计习惯(比如在大电流的地方习惯于尽可能多的VIA-stack和对衬底接触，对于如何隔离不同的干扰源和噪声，如何有效的采用一些简单直接的版图设计技巧并且自然的应用到设计当中)对于整个设计在最后物理实现中避免未知因素导致的失效，将非常非常重要。
三((1)熟悉并拆分电路对所要layout的电路，把电路进行划分，了解每部分的重要程度和相互依存的关系，就是有些部分可以画到一起，有的要把一些其他部分包含在里面。
找出电路的对称性及相似性(版图上可以直接copy过来用的)。
知道哪里出线多，哪里出线少。
(2)评估与计划评估电路，比如用到多少个模块,占总面积多少,用到多少个Cell，占总面积多少,模块所占面积与其要布线的面积之比，等等。
评估要分几部分进行layout，每部分要占多大面积，要花多少时间,整体要花多少时间,什么时候要来layout哪一部分.(3)布局和摆放根据评估的大小，对各部分进行摆放，以达到最好的效果和连线方式。
规化走线空间和走线路径，重要的是power/ground，和较为重要的线的整体走向，以达到简洁和安全。
(4)标记版图对应电路，在版图上打label(或者加pin，或者加属性)，一是知道已经画好是哪一部分电路，二是知道是否连接正确。
一层层下来，由小部分组成较大部分，再由较大部分组成大部分，越来越复杂时，layout工程师所做的记号就相当重要，好比一个好的程序员，会写上注释一样的重要。
四(做好保护环和防止latchup保护环作用 1.用“保护环”将敏感模块与其他电路产生的衬底噪声进行隔离。
保护环可以是一条简单的包围敏感电路、由衬底组成的带状封闭环，它为衬底产生的电荷提供较低的到地阻抗，能有效的隔离噪声。
用guard ring将受干扰的电路围住，甚至，layout工程师还可以建议circuit designer对noise进行过滤等处理。
还要在floor plane 时，避免将噪声电路与易受干扰的电路离得很近，应尽量将噪声电路。
安排在芯片的边角部位，并做隔离或打上guard ring以防万一。
2.防止latchup如何放置保护环(guard ring) 来正确防护latch-up。
上图是典型的版图结构，左边是N-well PMOS 加 N+ well contact, 右边是P-sbu NMOS 加 P+ sub contact，中间就是guard ring，当然well contact 、psub contact 也是保护的一部分，只不过没有画成环状而已，不能忽略。
保护环的基本概念主要分成两种:1，多数载流子保护环;2，少数载流子保护环。
多数与少数是相对的，比如:电子在P-sub中为少数载流子到了Nwell中就是多数载流子了。
那么保护环到底发挥着什么作用呢,画出上图的剖面图来更用助于我们理解。
将中间的保护环暂时拿掉，分析其中的寄生情况。
为了不让情况变得复杂，我们只描述主要的寄生情况。
其中Nwell中的P+ 、Nwell、P-sub组成纵向的PNP，Nwell中的P+为发射极。
另外P-sub中的N+、P-sub、Nwell组成横向的NPN，P-sub中的N+为发射极。
简单理解就是MOS的源/漏极作为了寄生三极管的发射极。
(注意源漏是存在差异的) 少数载流子保护环是掺杂不同类型杂质，形成反偏结提前收集引起闩锁的注入少数载流子。
多数载流子保护环是掺杂相同类型杂质，减小多数载流子电流产生的降压。
以剖面图为例，P-sub中的N+区的电子注入经P-sub扩散，大多数电子到达Nwell-Psub结，并在电压的作用下加速漂移到Nwell中，电子进入Nwell在被最后收集的时候，便会形成压降，导致寄生PNPN结构发生latchup。
为了解决这个问题，就必须防止电子进入Nwell。
少数载流子保护环就是提前进行电子的收集，而且少数载流子保护环深度较深，效果也是相当的明显。
多数载流子与此相对应，收集空穴。
但因是P型衬底，空穴必然进入到衬底中，多数载流子保护环本质上降低了局部的电阻。
P+型多数载流子保护环离Nwell 近，更利于提前收集，效果就会明显一点。
Nwell-contact 、P-sub contact 起着多数载流子保护环的作用，所以离Nwell – P-sub结近效果会好一些。
五(版图设计无论数字模拟ESD 及LATCH UP 都是重要的考虑问题1.每个PAD与内部连接最好经过一个小电阻,此电阻不用太大,也没有必要准,一般选择方块电阻较低的物质做,但要注意此电阻不能影响正常功能.2.与PAD连接的ESD管遵守ESD规则，漏极与GATE的距离要比正常的拉大一些.如果是采用高压制程则按高压MOS画法.ESD cell要用两层guard ring围绕.一层接VDD 一层接GND.3.输出之驱动级PMOS NMOS距离要拉开. 防止latchup4.施密特触发器中那两颗特殊MOS(接GND的PMOS和接VDD的NMOS)要用guard ring围.在nwell中扩散n+或在p-sub中扩散p+所做的guard ring为多数载流子保护环，反之则为少数载流子保护环。
少数载流子保护环作用是先于寄生集电区，提前收集会引起触发的少数载流子。
这种结构对横向寄生晶体管有效，但对纵向晶体管几乎没有作用。
而且这种保护环并不见得都要成封闭状态，它应该包围在潜在的发射区。
多数载流子保护环，在局部位置减轻了寄生电阻，并且在对发射区的远近上，分别称为弱势结构和强势结构。
强势结构较为有效，因为它靠发射区较近，有电流导向的作用。
建议多打nwell contact和p-sub contact，以减轻连入的寄生电阻。
六(cmos电路中的寄生情况，以便在对布局的好坏有所了解。
首先，来回顾一下相关内容的基本知识，这里暂且只谈论寄生电容与电阻其他:C=Q/V 其中 Q 为极板电荷，V 为两极板之间的电压电阻的相关公式如下:V=IR I -- 电流 R -- 电阻 V -- 电压这些公式以下会用来解释常见的问题。
在电路中，寄生无处不在，因为这里讲的是cmos电路，cmos电路制作在substrate上,而substrate无处不在我们无法消除这种寄生情况，也无法对寄生视而不见，如果你忽略他，他将会给电路造成一些麻烦可能对一般电路没有多少影响，但对于追求高频率，高速度的今天，忽略就将造成损失。
寄生不只是某一层对substrate形成寄生，还发生在层与层之间，层与层的侧面之间等等，所以为了减少寄生对电路的干扰，就需要在layout时，相应注意!最好不要到处布线，杂乱无章，也尽量避免从沟道MOS(或重要电路)上过线。
从上式电容公式中可以看出，寄生电容的大小与极板的面积成正比，而与极板的距离成反比，也就是，对metal1和metal2相对substrate所造成的电容来说，metal2的影响要小于metal1所产生的影响。
但是，由于desinger rule和chip size的关系，我们会去考虑采用布线的最小尺寸，这里假设metal1 minimum width为0.6u ,metal2 minimum width为0.8u，如下表格: 材料 | mt1 | mt2------------------|--------|--------最小线宽(um) | 0.6 | 0.8-------------------|--------|--------单位电容(fF/um2) | 5 | 3以最小线宽布线，100u，所产生的电容分别为:Cmt1=100*0.6*5=300 fFCmt2=100*0.8*3=240 fF由此可知，布线的区别不只是材料名称的不同。