集成电路版图设计与验证培训课件
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《集成电路版图LAYOUT设计与Cadence》讲义
LSW (Layer Selection Window)
Set drawing layer Set layer visible Set layer selectable Set valid layer Set layer purpose pair
i. Set drawing layer
工艺信息
基本概念
5、符号，截面图，版图（top view) 对应关系
Inverter
input
VDD
PMOS s
g
b
d
NMOS d
g
b
output
s
GND
Stick-diagram
INPUT
GND
VDD
OUTPUT
Legend of each layer
N-well P-diffusion N-diffusion Polysilicon
mask
芯片代工
Wafer(die)
（Foundry）
封装 （packet）
基本概念
3、Layout design 对于整个IC design 的重要意义：
对Hale Waihona Puke 数字电路设计流程来说：Layout engineer 主要是为设计者提供经过验 证的单元版图库 (library)，一般来说这样 的工作主要是由一些 Foundry 和 Service 公司来完成，对于 Fabless 来说，主要是 应用已有的库和IP Core来作布局布线，以 及验证等一些工作；
1、版图设计的重要性
▪前端设计同最终芯片产品之间的一 个重要接口； ▪芯片的品质不仅依靠前端设计的优 劣，在某些情况下，同版图设计的 联系更紧密，尤其在 analog/mixsignal/RF circuit design中。
Set drawing layer Set layer visible Set layer selectable Set valid layer Set layer purpose pair
i. Set drawing layer
工艺信息
基本概念
5、符号，截面图，版图（top view) 对应关系
Inverter
input
VDD
PMOS s
g
b
d
NMOS d
g
b
output
s
GND
Stick-diagram
INPUT
GND
VDD
OUTPUT
Legend of each layer
N-well P-diffusion N-diffusion Polysilicon
mask
芯片代工
Wafer(die)
（Foundry）
封装 （packet）
基本概念
3、Layout design 对于整个IC design 的重要意义：
对Hale Waihona Puke 数字电路设计流程来说：Layout engineer 主要是为设计者提供经过验 证的单元版图库 (library)，一般来说这样 的工作主要是由一些 Foundry 和 Service 公司来完成，对于 Fabless 来说，主要是 应用已有的库和IP Core来作布局布线，以 及验证等一些工作；
1、版图设计的重要性
▪前端设计同最终芯片产品之间的一 个重要接口； ▪芯片的品质不仅依靠前端设计的优 劣，在某些情况下，同版图设计的 联系更紧密，尤其在 analog/mixsignal/RF circuit design中。
集成电路CAD版图设计PPT课件
7
§1.逻辑划分
• 布图规划过程与所用的算法和求解策略有关。一个典 型的布图规划过程一般包括：Bottom up结群并产生结 群树、Top down软模块布局、调整模块形状和确定模 块的引线位置，目标是使芯片面积、总连线长度最小 和优化输出结果。
• 布规划分为物理分级构造、分级布图规划和详细布图 构造三大部分，每个部分又分成若干过程。物理分级 构造是一个Bottom up结群和估计模块面积的过程；分 级布图规划则是个Top down软模块布局、布线区面积 估计和分配、模块形状调整以及布局修正的过程；随 后在详细布图构造中完成整个布局和布线。
（2）在A中取出一个单元a2，使Con(Ai，a2)为最大，即最相关。 如果存在两个以上连接度相同的单元，则选Dis(Ai，a2)最小 的单元，即a2与其它单元有弱的连接关系。
（3）检查
S( E(
Ai Ai
) )
S max 制条件。
如满足条件则
AAi
Ai a2 Aa2
22
• 为了简化布局，将平面划分为方格 的组成方式，这些格子用占位符
P p 1 ,p 2, ,p N 的集合描述，网表对象 M m 1 ,m 2 , ,m r 映射在占位符上。每一
个 mi M 对象与一组信号 S i 相关。
23
距离树
• 为了评估布局的质量，需要能够实施评价的量化指 标。布局决定了布线的连线总长度，距离树是一个 近似的指标,是一种互连线长度的定量方式，它和互 连线的最终长度有密切关系而且容易计算。
• Ai，Aj之间的分离度（即无关连线之和）为：
D (A ii,A s j) B (A i) B (A j) C(A o i,A jn )
12
连接度和分离度的关系
§1.逻辑划分
• 布图规划过程与所用的算法和求解策略有关。一个典 型的布图规划过程一般包括：Bottom up结群并产生结 群树、Top down软模块布局、调整模块形状和确定模 块的引线位置，目标是使芯片面积、总连线长度最小 和优化输出结果。
• 布规划分为物理分级构造、分级布图规划和详细布图 构造三大部分，每个部分又分成若干过程。物理分级 构造是一个Bottom up结群和估计模块面积的过程；分 级布图规划则是个Top down软模块布局、布线区面积 估计和分配、模块形状调整以及布局修正的过程；随 后在详细布图构造中完成整个布局和布线。
（2）在A中取出一个单元a2，使Con(Ai，a2)为最大，即最相关。 如果存在两个以上连接度相同的单元，则选Dis(Ai，a2)最小 的单元，即a2与其它单元有弱的连接关系。
（3）检查
S( E(
Ai Ai
) )
S max 制条件。
如满足条件则
AAi
Ai a2 Aa2
22
• 为了简化布局，将平面划分为方格 的组成方式，这些格子用占位符
P p 1 ,p 2, ,p N 的集合描述，网表对象 M m 1 ,m 2 , ,m r 映射在占位符上。每一
个 mi M 对象与一组信号 S i 相关。
23
距离树
• 为了评估布局的质量，需要能够实施评价的量化指 标。布局决定了布线的连线总长度，距离树是一个 近似的指标,是一种互连线长度的定量方式，它和互 连线的最终长度有密切关系而且容易计算。
• Ai，Aj之间的分离度（即无关连线之和）为：
D (A ii,A s j) B (A i) B (A j) C(A o i,A jn )
12
连接度和分离度的关系
模拟集成电路版图设计基础专题培训课件
PMOS管，做在N阱中，沟 道为N型，源漏为P型
2) 包括层次：
NWELL，N阱 PIMP，P+注入 DIFF，有源区 Poly，栅 M1，金属 CONT，过孔
3) MOS管的宽长确定
PMOS版图
五、版图的组成
1.1MOS管
反向器
器件剖面图及俯视图
器件版图
五、版图的组成
（1）对P型硅片进行氧化， 生成较 薄的一层Si3N4， 然后进行光刻， 刻出有源区后进行场氧化。
紫外线照射
掩膜版 掩膜版图形
P-Si
Si3 N4
P-Si
Si3 N4
P-Si
SiO2
集成电路工艺基础
P-Si (b)
P-Si (c)
P-Si
N＋ (d )
多晶硅 0.5～ 2m
（2） 进行氧化（栅氧化）， 在暴露的硅表面生成一 层严格控制的薄SiO2层。 （3） 淀积多晶硅， 刻蚀多晶硅以形成栅极及互连线 图形。
模拟集成电路版图设计基础
目录
• 前言 集成电路工艺基础 • 一、什么是版图？ • 二、版图的意义 • 三、版图与线路图、工艺的关系 • 四、版图设计的过程 • 五、版图的组成 • 六、版图的层次 • 七、如何绘制版图 • 八、版图验证与检查 • 九、版图的艺术
集成电路工艺基础
P-Si P-Si
光刻胶 Si3 N4
五、版图的组成
版图其实就是另一种形式的电路图，作为电路图最 基本的有两大组成部分
1.器件(常见)
1 MOS管 2 电阻 3 电容
2.互连
2.2.1金属（第一层金属，第二层金属……） 2.2.2通孔
五、版图的组成
1.1MOS管
2) 包括层次：
NWELL，N阱 PIMP，P+注入 DIFF，有源区 Poly，栅 M1，金属 CONT，过孔
3) MOS管的宽长确定
PMOS版图
五、版图的组成
1.1MOS管
反向器
器件剖面图及俯视图
器件版图
五、版图的组成
（1）对P型硅片进行氧化， 生成较 薄的一层Si3N4， 然后进行光刻， 刻出有源区后进行场氧化。
紫外线照射
掩膜版 掩膜版图形
P-Si
Si3 N4
P-Si
Si3 N4
P-Si
SiO2
集成电路工艺基础
P-Si (b)
P-Si (c)
P-Si
N＋ (d )
多晶硅 0.5～ 2m
（2） 进行氧化（栅氧化）， 在暴露的硅表面生成一 层严格控制的薄SiO2层。 （3） 淀积多晶硅， 刻蚀多晶硅以形成栅极及互连线 图形。
模拟集成电路版图设计基础
目录
• 前言 集成电路工艺基础 • 一、什么是版图？ • 二、版图的意义 • 三、版图与线路图、工艺的关系 • 四、版图设计的过程 • 五、版图的组成 • 六、版图的层次 • 七、如何绘制版图 • 八、版图验证与检查 • 九、版图的艺术
集成电路工艺基础
P-Si P-Si
光刻胶 Si3 N4
五、版图的组成
版图其实就是另一种形式的电路图，作为电路图最 基本的有两大组成部分
1.器件(常见)
1 MOS管 2 电阻 3 电容
2.互连
2.2.1金属（第一层金属，第二层金属……） 2.2.2通孔
五、版图的组成
1.1MOS管
集成电路工艺和版图设计参考培训课件
02.10.2020
4
生产工厂简介
PSI
02.10.2020
5
02.10.2020
Fab Two was completed January 2, 1996 and is a "State of the Art" facility. This 2,200 square foot facility was constructed using all the latest materials and technologies. In this set of cleanrooms we change the air 390 times per hour, if you do the math with ULPA filtration this is a Class One facility. We have had it tested and it does meet Class One parameters (without any people working in it). Since we are not making microprocessors here and we don't want to wear "space suits", we run it as a class 10 fab. Even though it consistently runs well below Class Ten.
6
Here in the Fab Two Photolithography area we see one of our 200mm .35 micron I-Line Steppers. this stepper can image and align both 6 & 8 inch wafers.
集成电路版图设计 ppt课件
WW
top-metal (18 mOhm/sq)
MMeetatal -l1
WW
ILD WW
WW
A-Si
PSD
PSD
PSD
NSD
NSD
VTP PAPT
NAPT
Nwell
Pwell
WW
WW
MMeetatal-l3 WW
WW WW
Poly
NSD
Trench oxide
P Substrate 6
8.2 版图几何设计规则
导电层作为下电极 绝缘层作为平板电容两电极间的介质 导电层作为上电极 电容计算公式：
Ctotal [ fF ] Carea [ fF / m2 ]* area[ m2 ] C fringe[ fF / m ]* perimeter[ m ]
电阻的可变参数：电阻宽度(width)、电阻值(R)。
19
多晶硅电阻
2.0
3.0
2.0
2.0
2.0
Poly
Metal1
Xd
Xd
1.0
1.5
Contact
图8.7 第一层多晶硅电阻俯视图
3.0
Electrode
Metal1
Contact
Xd 1.0
2.0
图8.8 第二层多晶硅电阻俯视图
20
多晶硅电阻（续）
MOS管的可变参数为：栅长(gate_length)、栅宽(gate_width) 和栅指数(gates)。
栅长(gate_length)指栅极下源区和漏区之间的沟道长度，最 小值为2lambda=0.4μm。
栅宽(gate_width)指栅极下有源区(沟道)的宽度，最小栅宽为 3 lambda=0.6μm。
第14章集成电路版图设计PPT课件
• 完成一个反相器的版图设计
2020/9/21
25
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版图设计中的相关主题
1. Antenna Effect 2. Dummy 的设计 3. Guard Ring 保护环的设计 4. Match的设计
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层次表示 含义
Nwell
N阱层
Active
N+或P+有源 区层
Poly 多晶硅层
Contact 接触孔层
Metal Pad
金属层
焊盘钝化 层
标示图
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2020/9/21
17
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Hale Waihona Puke N阱设计规则编 描 述尺
目的与作用
号
寸
1.1 N阱最小宽 (1μ0m.) 保证光刻精度和器
• 设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。 因此不同的工艺，就有不同的设计规则。
• 掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图
形尺寸与芯片上物理层的尺寸直接相关。
2020/9/21
13
版图几何设计规则
• 版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一 组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距。
• 1.设计规则检查(DRC) • 2.版图寄生参数提取(LPE) • 3.寄生电阻提取(PRE) • 4.电气规则检查(ERC) • 5.版图与线路图比较程序(LVS)
《集成电路版图设计》课件
元器件工作原理
了解各种元器件的工作原理是进行版图设计的基础，如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如 电阻的阻值计算、电容的容量计算等，以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、 掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点，需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节，是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ，确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ，确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节， 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导 体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。
了解各种元器件的工作原理是进行版图设计的基础，如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如 电阻的阻值计算、电容的容量计算等，以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、 掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点，需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节，是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ，确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ，确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节， 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导 体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。
《集成电路版图设计》(第二章)PPT课件
方式二：选择Attach
基于Cadence系统的 全定制版图设计基础
基于Cadence系统的 全定制版图设计基础
三、显示文件准备
LSW窗口：
✓ nwell是N 阱，PMOS管做在N阱中； ✓ ndiff是N型扩散区，也叫N型有源区（active），用来做NMOS管； ✓ pdiff是P型扩散区，也叫P型有源区，用来做PMOS管； ✓ nimp是N型扩散区注入层； ✓ pimp是P型扩散区注入层； ✓ poly是多晶层，主要用来做管子的栅极； ✓ cont是接触孔contact； ✓ metal1是一铝层； ✓ via1是一铝层和二铝层之间的连接孔，称为通孔； ✓ metal2是二铝层； ✓ pad是压焊点所在的层； ✓ 其它还包括一些特殊器件上的标识层等等
3、单元的宽长比设 置原则——最常见 宽长比的设置
逻辑图中每一 个管子宽长比 的设置
基于Cadence系统的 全定制版图设计基础
3、单元的宽长 比设置原则— —最常见宽长 比的设置（续）
单元符号的建立和 Label的设置
基于Cadence系统的 全定制版图设计基础
3、单元的宽长比 设置原则——其它 宽长比的设置
基于Cadence系统的 全定制版图设计基础
第一部分、D508项目逻辑图的准备
一、逻辑图输入工具启动
二、一个传输门逻辑图及符 号的输入流程
三、D508项目单元逻辑图的准备 四、D508项目总体逻辑图的准备
第二部分、D508项目版图输入准备
一、设计规则准备 二、工艺文件准备 三、显示文件准备
第三部分、版图设计步骤及操作
三、显示文件准备（续）
基于Cadence系统的 全定制版图设计基础
Display Resource Editor 窗口：
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化学气相淀积
❖ CVD生长的二氧化硅：用作金属间的绝缘层， 用于离子注入和扩散的掩蔽层，也可用于增 加热氧化生长的场氧化层的厚度
❖ 热生长的二氧化硅：具有最佳的电学特性。 可用于金属层之间的绝缘体，又可用作器件 上面的钝化层
主要内容
❖ 3.1半导体基础知识 ❖ 3.2 工艺流程 ❖ 3.3 工艺集成
❖ 双极集成电路最主要的应用领域是模拟和超 高速集成电路。
❖ 每个晶体管之间必须在电学上相互隔离开， 以防止器件之间的相互影响。
❖ 下图为采用场氧化层隔离技术制造的NPN晶 体管的截面图，制作这种结构晶体管的简要 工艺流程如下所示：
❖
踏实，奋斗，坚持，专业，努力成就 未来。20.11.2620.11.26Thurs day, November 26, 2020
电阻
❖ 电阻值计算，xj为结深 ❖ 当W=L时，G=g
❖ 1/g用R■表示，称为方块电阻，单位为欧姆， 习惯上用Ω/ ■表示。
2 无源器件
❖ 2、电容 ❖ 基本上分为两种：MOS电容和P-N结电容 ❖ （1）MOS电容：重掺杂区域作为极板，氧
化物作为介质 ❖ 单位面积的电容为 ❖ （2）P-N结电容：N+P结电容，通常加反向
1 制造工艺简介
❖ （e）光刻工艺处理后的晶片（金属化工艺） ❖ （f）完整工艺处理后的晶片（光刻工艺）
1 制造工艺简介
❖ 工艺总结一：集成电路的制造是平面工艺， 需要多层加工
❖ 工艺总结二：芯片是由底层P-Sub到最上层 的不同图形层次叠加而成。
2 材料的作用
❖ 表2.1 集成电路中所需要的材料 ❖ 导体：低值电阻，电容极板，器件边线，接
❖
弄虚作假要不得，踏实肯干第一名。11:17:5011:17:5011:1711/26/2020 11:17:50 AM
❖
安全象只弓，不拉它就松，要想保安 全，常 把弓弦 绷。20.11.2611:17:5011:17Nov-2026-Nov-20
❖
重于泰山，轻于鸿毛。11:17:5011:17:5011:17Thursday, November 26, 2020
取决于温度。
3.1半导体基础知识
❖ 关于扩散电阻： ❖ 集成电路中经常见到的扩散电阻其实就是利
用掺杂的方法改变材料的电阻率得到的。但 是当掺杂的杂质浓度增高时，电阻率会随着 浓度增高快速降低吗？
❖ （与温度有关：杂质需要完全电离；掺杂半 导体中载流子的迁移率会随杂质浓度增加而 显著下降）
3.1半导体基础知识
偏置电压
电容
2 无源器件
❖ 3、电感：薄膜螺旋电感 ❖ 过程：硅衬底热生长或淀积一层厚氧化物；
淀积一层金属，形成电感的一个端子；再淀 积一层介质，通过光刻和刻蚀确定出一个过 孔；淀积第二层金属，同时过孔被填充；在 第二层金属上光刻并刻蚀出螺旋图形作为电 感的第二个端子。
电感
3 双极集成电路制造流程
❖ 每层版图都有相对应的掩膜版，并对应于不 同的工艺。
4 常用工艺之一：外延生长
❖ 半导体器件通常不是直接做在衬底上的， 而是先在沉底上生长一层外延层，然后将 器件做在外延层上。外延层可以与沉底同 一种材料，也可以不同。
❖ 在双极型集成电路中：可以解决原件间的 隔离；减小集电极串联电阻。
❖ 在CMOS集成电路中：可以有效避免闩锁 效应。
❖ 4、 PN结 ❖ 单向导电性：整流、开关、稳压二极管。 ❖ 、5 MOS场效应管 ❖ （1）MOS管结构 ❖ NMOS、PMOS和CMOS ❖ MOS管是左右对称的，漏和源可以互换，只
是外加电压不同。
3.1半导体基础知识
❖ 漏区和源区称为有源区，是由掺杂形成的。 ❖ 栅：铝栅和硅栅（性能更好） ❖ MOS晶体管尺寸定义：宽和长 ❖ （2）MOS管工作原理 ❖ 反型层、沟道、饱和。 ❖ 饱和之后，沟道形成楔型，电流不再增加。
物理气相淀积
物理气相淀积
❖ 标准（离子束）溅射：离子束被加速，撞击 靶材表面
❖ 长程溅射：用于控制角度分布 ❖ 校直溅射：用于填充高宽比较大的接触孔，
防止空洞底部还没有完全填充，其上部开口 就被封闭起来。
化学气相淀积
❖ （3）化学气相淀积 ❖ 化学汽相淀积是指通过气态物质的化学反应，
在衬底上淀积一层薄膜材料的过程。CVD膜 的结构可以是单晶、多晶或非晶态，淀积单 晶硅薄膜的CVD过程通常被称为外延。
❖ 光刻：将图形转移到覆盖在半导体硅片表面 的光刻胶
❖ 刻蚀：将图形转移到光刻胶下面组成器件的 各层薄膜上
❖ 湿法刻蚀：掩膜层下有横向钻蚀 ❖ 干法刻蚀：等离子体辅助刻蚀，是利用低压
放电等离子体技术的刻蚀方法
6 常用工艺之三：刻蚀
6 常用工艺之三：刻蚀
6 常用工艺之三：刻蚀
❖ 各向异性腐蚀 （湿法刻蚀） ❖ 各向同性腐蚀：例如在铝线的刻蚀过程中，
触，焊盘 ❖ 半导体：衬底 ❖ 绝缘体：电容介质，栅氧化层，横向隔离，
层间隔离，钝化层
3 工艺流程
❖ 集成电路的制造工艺是由多种单道工艺组合而 成的，单道工艺通常归为以下三类：
❖ （1）薄膜制备工艺：包括外延生长、氧化工 艺、薄膜淀积工艺，如制造金属、绝缘层等。
❖ （2）图形转移工艺：包括光刻工艺和刻蚀工 艺。
3.2 工艺流程
❖ 材料制备
1 制造工艺简介
❖ （a）n型硅晶片原材料（b）氧化后的晶片
1 制造工艺简介
❖ （c）涂敷光刻胶（d）光刻胶通过掩膜版曝 光
1 制造工艺简介
❖ （a）显影后的晶片（b）SiO2去除后的晶片 ❖ 氧化工艺
1 制造工艺简介
❖ （c）光刻工艺处理后的晶片 ❖ （d）扩散或离子注入形成PN结 ❖ 光刻和刻蚀工艺；扩散和离子注入工艺
集成电路版图设计与验证
第三章 半导体制造工艺简介
学习目的
❖ （1）了解晶体管工作原理，特别是MOS管 的工作原理
❖ （2）了解集成电路制造工艺 ❖ （3）了解COMS工艺流程
主要内容
❖ 3.1半导体基础知识 ❖ 3.2 工艺流程 ❖ 3.3 工艺集成
3.1半导体基础知识
❖ 半导体硅原子结 构：4个共价键， 比较稳定，没有 明显的自由电子。
8 常用工艺之五：薄膜制备
❖ 四种薄膜：氧化膜；电介质膜；多晶硅膜； 金属膜
8 常用工艺之五：薄膜制备
❖ （1）氧化
❖ SiO2的作用
❖ 屏蔽杂质、栅氧化层、介质隔离、器件保护和表面 钝化
❖ SiO2的制备
❖ 需要高纯度，目前最常用的方法是热氧化法。主要 分为干氧氧化、水汽氧化和湿氧氧化三种。
❖ 氮化硅的制备
加入含碳的气体，以形成侧壁钝化，这样可 以获得各向异性刻蚀效果
6 常用工艺之三：刻蚀
7 常用工艺之四：掺杂
❖ 作用：形成PN结，形成电阻，形成欧姆接触， 形成双极晶体管的基区、发射区、集电区或 MOS管的源和漏。
❖ 主要的掺杂工艺：扩散和离子注入 ❖ 扩散：根据扩散的原理，使杂质从高浓度处
向低浓度处扩散。两个要素：高温和浓度梯 度。
❖
不可麻痹大意，要防微杜渐。20.11.2620.11.2611:17:5011:17:50November 26, 2020
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加强自身建设，增强个人的休养。2020年11月26日 上午11时17分20.11.2620.11.26
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追求卓越，让自己更好，向上而生。2020年11月26日星期 四上午11时17分50秒11:17:5020.11.26
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严格把控质量关，让生产更加有保障 。2020年11月 上午11时17分20.11.2611:17N ovember 26, 2020
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重规矩，严要求，少危险。2020年11月26日 星期四11时17分50秒11:17:5026 November 2020
❖ 大部分的离子并不位于替位位置 ❖ 为了激活注入的离子，并回复迁移率和其他
材料的参数，必须在适当的时间与温度下将 半导体退火。
8 常用工艺之五：薄膜制备
❖ 目的：通过物理或化学方式在硅晶圆上淀积 材料层，来满足集成电路设计的需要，如金 属、多晶硅及磷化玻璃等。
❖ 常用方法：氧化、物理气相淀积和化学气相 淀积
❖ 主要用作：金属上下层的绝缘层、场氧的屏蔽层、 芯片表面的钝化层。
8 常用工艺之五：薄膜制备
❖ 生产SiO2
8 常用工艺之五：薄膜制备
❖ 氧化质量
物理气相淀积
❖ （2）物理气相淀积 ❖ 利用某种物理过程，例如蒸发或溅射，来实
现物质的转移，即把材料的原子由源转移到 衬底表面，从而实现淀积形成薄膜。 ❖ 金属的淀积通常是物理的。 ❖ 两种方法：真空蒸发；溅射
7 常用工艺之四：掺杂
❖ 离子注入：与扩散比，离子注入技术具有加 工温度低、大面积注入杂质仍能保证均匀、 掺杂种类广泛等优点。
❖ 原理：用一台离子加速器加速杂质粒子向前 运动，轰击硅晶圆表面，最后杂质粒子能量 损失后，渗入到晶圆内部停留下来形成。
❖ 漏源自对准：离子注入可以使用光刻好的薄 膜材料作为掩膜来形成对准方法。
❖ （3）掺杂工艺：包括扩散工艺和离子注入工 艺。
3 工艺流程
❖ 以上工艺重复、组合使用，就形成集成电路 的完整制造工艺。
❖ 光刻掩模版（mask）：版图完成后要交付给 代工厂，将版图图形转移到晶圆上，就需要 经过一个重要的中间环节——制版，即制造 一套分层的光刻掩膜版。
3 工艺流程
❖ 制版——光刻掩膜版就是讲电路版图的各个 层分别转移到一种涂有感光材料的优质玻璃 上，为将来再转移到晶圆做准备，这就是制 版。
扩散和离子注入的对比
离子注入
注入损伤
❖ 注入损伤：带有能量的离子进入半导体衬底， 经过碰撞和损失能量，最后停留下来。