集成电路课程设计(范例)
集成电路CAD课程设计
课程设计报告书课程名称：集成电路CAD课程设计设计题目：电阻电容做miller补偿的二级运算放大器的设计与实现院系：班级：设计者：学号：指导教师：设计时间：201 年月日-201 年月日课程设计任务书一、功能描述设计一个采用电阻电容做miller补偿的二阶运算放大器，满足如下要求，其中负载电容C L= 1pF。
Av > 10000V/V，VDD = 5V，GB = 5MHz ，SR > 10V/µs ，60°相位裕度，Vout 摆幅=0.5~4.5V, ICMR1.5~4.5V，Pdis s≤ 2mW二、电路设计1.设计思路为了同时满足高增益和大的输出摆幅的要求，我们需设计一个二级运算放大器，但这不可避免地引入了额外的极点。
由于运放一般闭环工作，所以为了避免运放振荡，我们在设计时必须考虑频率补偿，使其满足一定的相位裕度，但相位裕度过大，运放的时间响应速度慢，60度的相位裕度刚刚好，我们应该努力达到这一值。
Miller补偿是一种非常好的补偿方法，但会引入右半平面的零点，考虑将一个电阻与miller电容串联，将引入的零点移到左半平面，同时与第一非主极点对消，从而可以达到良好的效果。
运算放大器采用差动输入方式有很多优点，其最突出的优点是可以抑制共模干扰，提高CMRR和PSRR。
电流镜做第一级差动运放的负载可以将双端输入转为单端输出，同时也可达到很大的增益。
第二级放大器就采用共源级的放大器，可以达到大的输出摆幅。
在集成电路制作过程中，大的电阻会占用很大的芯片面积，提高了成本，而且电阻的精度非常差，虽然做miller补偿用的电阻对精度的要求不是很高，但采用工作在线性区的mos管做电阻，效果更佳。
该电阻的栅极如何偏置是一个难题，参考Razavi的10.5节的介绍，我们可以设计一个偏置电路。
如图1的M8、M9、M11三个管子为M10提供偏置。
整体电路图设计如图1所示。
2.计算尺寸详细计算过程见附录，计算结果总结如下：（W/L）1 = 1 （W/L）2 = 1 （W/L）3 =2 （W/L）4 = 2（W/L）5 = 7 （W/L）6 = 15 （W/L）7 = 26 （W/L）8 = 15（W/L）9 = 6 （W/L）10 = 2 （W/L）11= 26I5= 15μA Cc=0.3pF Vout 摆幅= 0.2~4.61VPdiss = 0.645mW Av = 170003.上机验证3.1编辑电路图按照实验指导附录1做数据准备工作。
数字集成电路课程设计报告-4bits超前进位加法器全定制设计
第1章概述1.1 课程设计目的•综合应用已掌握的知识•熟悉集成电路设计流程•熟悉集成电路设计主流工具•强化学生的实际动手能力•培养学生的工程意识和系统观念•培养学生的团队协作能力1.2 课程设计的主要内容1.2.1 设计题目4bits超前进位加法器全定制设计1.2.2 设计要求整个电路的延时小于2ns整个电路的总功耗小于20pw总电路的版图面积小于60*60um1.2.3 设计内容功能分析及逻辑分析估算功耗与延时电路模拟与仿真版图设计版图数据提交及考核，课程设计总结第2章功能分析及逻辑分析2.1 功能分析74283为4位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。
其管脚如图2-1所示：图2-1 74283管脚图2.2推荐工作条件（根据SMIC 0.18工艺进行修改）表2-1 SMIC 0.18工艺的工作条件2.3直流特性（根据SMIC 0.18工艺进行修改）表2-2 SMIC 0.18直流特性2.4交流（开关）特性（根据SMIC 0.18工艺进行修改）表2-3SMIC 0.18工艺交流（开关）特性2.5真值表表2-4 4位超前进位加法器真值表2.6表达式定义两个中间变量Gi和Pi：所以：进而可得各位进位信号的罗辑表达如下2.7电路原理图超前进位加法器原理：对于一个N位的超前进位组，它的晶体管实现具有N+1个并行分支且最多有N+1个晶体管堆叠在一起。
由于门的分支和晶体管的堆叠较多使性能较差，所以超前进位计算在实际中至多智能限制于2或4位。
为了建立非常快速的加法器，需要把进位传播和进位产生组织成递推的树形结构，如图2-2所示。
一个比较有效的实现方法是把进位传播层次化地分解成N位的子组合：Co,0=GO+POCi,0Co,1=G1+P1G0+P1P0 Ci,0=( G1+P1G0)+(P1P0) Ci,0=G1:0+P1:0 Ci,0Co,2=G2+P2G1+P2P1G0+P2P1P0Ci,0=G2+P2Co,1 2-1 Co,3=G3+P3 G2+P3P2G1+P3P2P1G0+P3P2P1P0Ci,0=(G3+P3G2)+(P3P2)Co,1=G3:2+P3:2Co,1 在公式2-1中，进位传播过程被分解成两位的子组合。
集成电路课程设计报告范例
集成电路课程设计1.目的与任务本课程设计是?集成电路分析与设计根底?的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计根底上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计→电路设计及模拟→幅员设计→幅员验证等正向设计方法。
2.设计题目与要求2.1设计题目及其性能指标要求器件名称：含两个2-4译码器的74HC139芯片要求电路性能指标：（1）可驱动10个LSTTL电路〔相当于15pF电容负载〕；（2）输出高电平时，|I OH|≤20μA，V OH，min=4.4V；（3）输出底电平时，|I OL|≤4mA，V OL，man=0.4V；（4）输出级充放电时间t r=t f ，t pd＜25ns；（5）工作电源5V，常温工作，工作频率f work=30MHz，总功耗P ma*＝150mW。
2.2设计要求1.独立完成设计74HC139芯片的全过程；2.设计时使用的工艺及设计规则： MOSIS:mhp_n12；3.根据所用的工艺，选取合理的模型库；4.选用以lambda(λ)为单位的设计规则；5.全手工、层次化设计幅员；6.到达指导书提出的设计指标要求。
3.设计方法与计算3.174HC139芯片简介74HC139是包含两个2线-4线译码器的高速CMOS数字电路集成芯片，能与TTL集成电路芯片兼容，它的管脚图如图1所示，其逻辑真值表如表1所示：图1 74HC139芯片管脚图表1 74HC139真值表片选输入数据输出C s A1 A0 Y0 Y1Y2Y30 0 0 0 1 1 10 0 1 1 0 10 1 0 1 1 0 10 1 1 1 1 1 01 ×× 1 1 1 1从图1可以看出74HC139芯片是由两片独立的2—4译码器组成的，因此设计时只需分析其中一个2—4译码器即可，从真值表我们可以得出Cs为片选端，当其为0时，芯片正常工作，当其为1时，芯片封锁。
模拟CMOS集成电路设计课程设计
模拟CMOS集成电路设计课程设计一、需求分析1. 需求背景在集成电路领域，模拟CMOS集成电路设计是一个非常重要的领域。
CMOS（Complementary Metal-Oxide-Semiconductor）技术是当今集成电路制造业中最主流的技术之一。
在CMOS技术下，设计出高性能、低功耗、可靠性高的模拟电路是一个十分挑战的任务。
本课程设计旨在培养学生对模拟CMOS集成电路设计的兴趣和能力，提高他们对于模拟电路的理解和掌握。
通过本课程设计，学生将能够掌握深入了解CMOS集成电路的构造，以及掌握电路设计与仿真的能力，为未来的工程实践提供坚实的基础。
2. 需求目标在完成本课程设计后，学生应该掌握以下知识：•理解基本的模拟CMOS电路的设计原理和方法；•掌握CMOS基本电路单元的设计与仿真；•掌握模拟电路的基本设计思路和流程；•能够将所学理论知识应用到实际电路设计当中。
二、设计方案本课程设计采用以下方案：1. 设计内容本课程设计共选取了如下内容：1.理论基础：模拟电路基础知识，CMOS工艺基础知识，CMOS放大电路设计。
2.课程实践：设计CMOS基本电路单元，如MOS晶体管，CMOS反向器，两级放大器等；设计一个完整的模拟CMOS电路，并进行电路仿真。
2. 设计方法本课程设计主要采用以下方法：1.理论讲授：通过PPT等方式，讲授相关理论知识。
2.实验操作：通过仿真软件，进行实验操作。
3.实验报告：要求学生对每次实验操作进行总结和分析，撰写实验报告。
3. 设计时长课程设计时长为一学期，大约为15周。
4. 设计人员本课程设计的设计人员为教师以及学生。
1. 实验平台本课程所使用的仿真软件为Cadence Virtuoso。
2. 实验步骤步骤一：基本电路单元设计1.设计MOS晶体管：需要学生掌握MOS晶体管的基本结构和工作原理，以及P、N沟道MOS晶体管的特点，并仿真其放大特性，如增益、输出电阻、输入电导等。
数字集成电路设计课程设计
数字集成电路设计课程设计一、课程设计的背景随着信息技术的快速发展，数字集成电路已成为数字系统设计的基础。
数字集成电路的设计是数字电路设计中的重要内容，其设计水平直接影响了整个数字系统设计的性能和可靠性。
为了培养学生的数字系统设计能力，提高他们的综合技能，数字集成电路设计课程必须设置课程设计环节，让学生通过自主设计电路和实现电路的过程，来了解数字系统设计和数字集成电路的实际运用。
二、课程设计的目标本课程设计主要旨在让学生了解数字集成电路和数字系统设计方面的知识，并培养他们的创新能力和实践操作能力，使其能够熟练地使用EDA工具来设计数字集成电路。
具体目标如下：1.掌握数字系统设计的基本方法和流程；2.熟悉EDA工具的使用；3.实践基本的数字集成电路设计；4.培养创新思维和实践操作能力。
三、课程设计的任务本课程设计分为两个任务，分别是：任务一：基于FPGA实现数字电路设计在这个任务中，学生需要使用FPGA实现一个简单的数字电路设计，具体步骤如下：1.学习FPGA芯片的软件开发环境，并了解开发工具的基本使用方法。
2.根据实际需求，设计一个数字电路电路图，并使用EDA工具进行仿真验证。
3.将设计好的电路烧录到FPGA芯片中，并通过实验验证电路的可行性和正确性。
4.编写实验报告，记录设计过程、结果和分析等内容。
通过这个任务的完成，学生可以深入了解数字电路设计的流程和方法，同时掌握基本的EDA工具使用方法，提高了实践操作能力。
任务二：基于Verilog语言设计数字集成电路这个任务是在前一个任务的基础上，进一步实践和提高数字集成电路设计的能力。
具体步骤如下：1.学生需要掌握Verilog语言的基本语法和使用方法。
2.选定一个实际需要的数字电路任务，并进行详细的设计和仿真验证。
3.将设计好的Verilog代码综合成网表文件，并使用EDA工具进行布局和布线。
4.将布线后的电路设计烧录到FPGA芯片中，并进行实验验证。
集成电路与工程课程设计
集成电路与工程课程设计一、教学目标本节课的教学目标是让学生了解集成电路的基本概念、结构和原理，以及集成电路设计的基本流程。
知识目标包括：掌握集成电路的定义、分类、基本结构和工作原理；了解集成电路设计的基本流程和常用设计方法。
技能目标包括：能够使用集成电路设计软件进行简单的设计；能够分析集成电路的性能参数和应用场景。
情感态度价值观目标包括：培养学生对集成电路技术的兴趣和好奇心，提高学生对电子工程领域的认识和理解。
二、教学内容本节课的教学内容主要包括集成电路的基本概念、结构、原理和设计流程。
首先，介绍集成电路的定义、分类和基本结构，使学生了解集成电路的组成和功能。
其次，讲解集成电路的工作原理，让学生了解集成电路的工作过程和性能指标。
然后，介绍集成电路设计的基本流程，包括需求分析、电路设计、版图绘制、仿真测试等步骤，使学生掌握集成电路设计的基本方法。
最后，通过实例分析，让学生了解集成电路在实际应用中的重要性。
三、教学方法为了实现本节课的教学目标，采用多种教学方法相结合的方式进行教学。
首先，采用讲授法，系统地讲解集成电路的基本概念、结构和原理，使学生掌握相关知识。
其次，采用讨论法，引导学生分组讨论集成电路设计流程和应用场景，提高学生的思考和交流能力。
然后，采用案例分析法，分析实际案例，使学生了解集成电路在实际应用中的重要性。
最后，安排实验环节，让学生动手操作，巩固所学知识，培养学生的实践能力。
四、教学资源为了支持本节课的教学内容和教学方法的实施，准备以下教学资源：教材《集成电路与工程》，为学生提供系统的理论知识；参考书《集成电路设计原理》，为学生提供深入的理论学习资料；多媒体课件，展示集成电路的图片、图表和动画，增强学生的直观感受；实验设备，包括集成电路设计软件和实验板，让学生动手实践，提高学生的实际操作能力。
五、教学评估本节课的评估方式包括平时表现、作业和考试三个部分。
平时表现主要评估学生在课堂上的参与程度、提问回答和小组讨论的表现，占总评的30%。
数字集成电路课程设计16位加法器
数字集成电路课程设计——16位加法器设计参数：*输入两个16位的补码*输出一个17位的补码*允许采用流水线、单元复用等技术实现设计要求：*使用RTL级Verilog描述加法器架构*使用门级验证加法器功能（ModelSim等仿真）*优化方向：加法器等效总门数最少*等效门数计算示例：INV=1, NOR2=NAND2=2, DFF=4最终优化结果：图1.1单个全加器单元的最终优化方案图1.2 第17位结果的运算电路最终总共等效门数= 16 X 17 + 7 = 279仿真结果：1 2 3 4 5图2. ModelSim仿真结果如图2所示，箭头1所指区域为两个16位全0的加数，无进位，输出和为0；箭头2所指区域为0与1000000000000000（-32768）相加，无进位，输出和为11000000000000000（-32768）；箭头3所指区域为0与1111111111111111（-1）相加，无进位，输出和为11111111111111111（-1）；箭头4所指区域为-1与1000000000000000（-32768）相加，无进位，输出和为10111111111111111（-32769）；箭头4所指区域为-1与1000000000000000（-32768）相加，进位为1，输出和为11000000000000000（-32768）。
可见已正确实现了16位补码加法器的功能。
设计思路:首先，我们需要明确加法器的设计。
按照题目的要求，我们的加法器必须满足以下几个原则：1、16位加法器，且可以计算出第17位的进位；2、可以计算补码；3、设计出的结构门数最少.由上面的要求，我们可以有对应的设计：1.我们假定16位数据本身就是以补码形式储存的，那么最高位就是符号位，0代表正数，1代表负数；由此，我们可以根据二进制加法的规则得知，计算补码不需要对储存的补码进行任何形式的修改，利用正常的全加器结构就可以计算出正确的结论，包括位数扩展的要求也能满足；2.要完成17位的补码计算，需要进行符号位扩展，也就是将加数和被加数的最高位重复一次变成17位的数据，如1000000000000000变为11000000000000000；在编码的时候，需要17个加法器，但是最后一个加法器的加数和被加数重复使用16位的数据，而进位则采用16位得到的进位；3.加法器必须是一般意义上的加法器，除非采用流水线结构，否则不应使用时序逻辑，如下图所示的设计就不合理。
集成电路课程设计报告三输入异或门电路
二、设计原理：
异或门（英语:Exclusive-OR gate，简称XOF^ate,又称EOF^ate、ExOF^ate）是数字逻辑中实现逻辑异或的逻辑门。有多个输入端、1个输出端，多输入异或
门可由2输入异或门构成。
三输入异或门在数字集成逻辑电路中主要用来实现逻辑异或的功能。对于三 输入异或门来说，若输入为偶数（此处包括0）个高电平1,则输出为低电平0； 否则输出为高电平1。
2.000
4.3a
Select Edge to ActC nt
1.000
4.4a
Select Mi nimum Width
2.000
4.4c
Select to Select Spac ing
2.000
2.1
Active Mi nimum Width
3.000
2.2
Active to Active Spac ing
3.000
2.3a
Source/Drain Active to Well Edge
5.000
2.3b
Source/Drain Active to Well Space
5.000
2.4a
WellCo ntact(Active) to Well Edge
异或门的逻辑表达式：
进一步可得到一位比较器的真值表：
A
B
C
Y
F
0
0
0
0
1
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
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集成电路课程设计1. 目的与任务本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计一电路设计及模拟一版图设计一版图验证等正向设计方法2. 设计题目与要求2.1 设计题目及其性能指标要求器件名称：含两个2-4译码器的74HC139芯片要求电路性能指标：(1)可驱动10个LSTTL电路(相当于15pF电容负载)；(2)输出高电平时，|l O H < 20 卩A, V O H min=4.4V;(3)输出底电平时，|l OL| < 4mA V O L ma=0.4V;(4)输出级充放电时间t r=t f , t pd V25ns；(5)工作电源5V,常温工作，工作频率f work = 30MHZ总功耗P max= 150mW。
2.2 设计要求1. 独立完成设计74HC139芯片的全过程；2. 设计时使用的工艺及设计规则：MOSlS:mhp_n12；3. 根据所用的工艺，选取合理的模型库；4. 选用以lambda(入)为单位的设计规则；5. 全手工、层次化设计版图；6. 达到指导书提出的设计指标要求。
3. 设计方法与计算3.1 74HC139芯片简介74HC139是包含两个2线-4线译码器的高速CMO数字电路集成芯片，能与TTL集成电路芯片兼容，它的管脚图如图1所示，其逻辑真值表如表1 所示：地址输人数据输岀▼[>!> Sb A Ob A)b Y (lb lb Y Zb 丫盹加加I I I 二 _「选通I —I地址输人数擔输出图1 74HC139芯片管脚图表1 74HC139真值表从图1可以看出74HC139芯片是由两片独立的2—4译码器组成的，因此设计时只需分析其中一个2—4译码器即可，从真值表我们可以得出Cs为片选端，当其为0时，芯片正常工作，当其为1时，芯片封锁。
A1、A0为输入端，丫0-丫3为输出端，而且是低电平有效。
2—4译码器的逻辑表达式，如下所示：丫0 C s A A C s A A o丫 1 C s A A o C s A A o丫 2 C s A A C s A A oY3 C s A A C s A A74HC139勺逻辑图如图2所示：图2 74HC139逻辑图3.2电路设计本次设计采用的是m12_20勺模型库参数进行各级电路的尺寸计算，其参数如下：-12 -4NMOS：£OX=3.9 X 8.85 X 10 F/m 卩n=605.312 X 10 m2/Vst OX=395 X 10-10m V tn =0.81056VPMOS: & OX=3.9 X 8.85 X 10- 12F/m 卩p=219X 10-4m /Vst OX=395X 10-10m V tp=- 0.971428V3.2.1输出级电路设计根据要求输出级电路等效电路图如图3所示，输入Vi为前一级的输出，可认为是理想的输出，即V L=V SS, V IH=V DD0图3输出级电路（1）输出级N 管（W/L ） N 的计算当输入为高电平时，输出为低电平，N 管导通，且工作在线性区，而后级有 较大的灌电流输入，要求|l OL | < 4mA V O L ma =0.4V ，根据NMO 管理想电流分 方程分段表达式:因此,WL s_14(0-4)3,9 X 8,85 X 10 X 605,312 X 1(5-0.61056) X 04———]（T ）=46则，⑵输出级P 管（W/L ） P 的计算当输入为低电平时，输出为高电平，P 管导通，且工作在线性区。
同时要求N 管和P 管的充放电时间t r =t f ，分别求出这两个条件下的（W/L ） P ，min 极限 值，然后取大者。
1.以|l O H <20 卩 A, V O H min =4.4V 为条件计算(W/L ) P ，min 极限值：用 PMOS管的理想电流方程分段表达式:-3 - 04 X 10 X 395 X 10冷巴< r > p 【（％ 一人一 ％|）%厂吩-2笃叫）】J*因此,W (讥-6 - 820 X 10X 395 X 10-14…(5-灯 3.9 X 8,85 X 10X 219[(5-D.971428) X (5-4.4)--2 J2. N 管和P 管的充放电时间t r 和t f 表达式分别为令t r =t f 可以计算（W/l ） p,min 的值，计算过程如下:1(5TE1056尸 5-0,81056 只 95-20X 0.810561)】X 48计算得出：L硏=714x I 。
则（W/L ）P =140取其中的大值作为输出级P 管的尺寸，贝U （ W/L ）P =140t ft rC Ltoxox2 V tp0.1V dd2pV ddV tp1 V dd V tpIn19V dd 20V tpdd42 X (0.81056-0.5) 1.89 X 10 X |二 5,23 x 104 x:2 箕 04714281C L t oxox n哄20匕 V dd95 - 19.42856'x In --------- ---------322内部反相器中各MOS管的尺寸计算内部基本反相器如图4所示，它的N管和P管尺寸依据充放电时间t r和t f方程来求。
关键点是先求出式中Q (即负载)。
图4内部反相器它的负载由以下三部分电容组成：①本级漏极的PN结电容G N；②下级的栅电容C g :③连线杂散电容C S o①本级漏极的PN结电容G N的计算C PN= C j X( Wb +C sw X (2W+2b)其中C是每un#的结电容，C w是每um的周界电容，b为有源区宽度，可从设计规则获取。
如若最小孔为2入X 2入，孔与多晶硅栅的最小间距为2入，孔与有源区边界的最小间距为2,则取b = 6入。
C和C sw可用相关公式计算, 或从模型库选取，或用经验数据。
其中采用的模型库参数如下所示：5 2 10C j.N 9 10 F/m C jsw.N 5.25 10 F/mC j.P 2.033 10 4F /m2C jsw.P 3 10 10F/m总的漏极PN结电容应是N管和P管的总和，即：C RN= (%W«+ c hP w p)b + q 曲(2W 詈+ 2b) + C 盹p(2Wp + b)=Ge I 2C jsw Jw s. + (C tp b + 2C.w.p)W p+ 2b甌 + q曲)=(9 X 10'5 X 6 X 0,6 X 10'6 + 2 X 5.525 X 10 ' 1Q )W S + (2.033 ■ 4X 10X 6 X 0.6 X 10 b + 6 X 10 ■ 1O )W P + 2 X 6 X 0.6 X 10「石(5.525 X 10 _ 10+ 3 X 10 ' l0) =1X29 X 10+ 1.332 X 10 V p + 6.138 X 10注意：此处W N 和W P 都为国际单位 ② 栅电容Cg 的计算C g = C g , N + C g , P = A 0X + A P —0X t oxt ox此处W 和W 为与本级漏极相连的下一级的 N 管和P 管的栅极尺寸，近似取 输出级W 和W 的尺寸。
将输出级N 管和P 管的宽长比：(W/L ) N =48和(W/L ) P =140代入公式 进行计算，根据设计规则，入=0.6卩，L=2入=1.2 □，代入得： 虫 2 3,9 X 8.85 X 10 12C = (96 + 280) X 2 X (0.6 X 10 ) X ------------------------------ ——8395 X 10 J=237 X 10 ' H F③ 连线杂散电容C S一般G N + C g 〜10G ，可忽略C S 作用，因此可以得出：C L = Cp^ + C g = 1,429 x 10 9W N + 1,332 X 10'9 + 2,43 X 10又因为：C L t ox丄 2V tn O.lV dd2ox nW n V dd V tn=(W N + W P ) L -oxt oxS= Aoxt oxt f,并把兀的值代入公式，根据卜=9三2nS 的条件，计算出W N 和W P仇一"％） 1 1叫厂呱咽 -------------------- +V -V （ V 门（%一粘）% 弋2（|V LP |-O.iv d （1） i 严％S 二％I* （—2 X 0.471428605'312 xI -阿価，f亠 0.343W W G =3(-) L p L即, 使=2 nS,即(1.429 X 10+ L332 X 10 _9 X 3W^ + 2,43 X 10 _ l3) X 395 X 10 _ 10W cW=3 — L N ，与非门L N ，内部反相器W= WLP ，与非门 Lp ,内部反相器t C Lt oxLr2 V tpdd19V dd 20 V In ------------------tpoxp W pV dd V tpV dd V tpV dd的值。
|-20|V |2 X 0.31056195-20 X 0.810S6219 1(5-0.81056)? * 5-0.81056“ 'Vdd门)J5W(「) = 2L礼内部反相卿W(7*) = 6L P「内都反相塞3.2.3内部逻辑门MOSl勺尺寸计算内部逻辑门的电路如图5所示。
根据截止延迟时间t pLH和导通延迟时间t pHL的要求，在最坏情况下，必须保证等效N管、P管的等效电阻与内部基本反相器的相同，这样三输入与非门就相当于内部基本反相器了。
因此，N管的尺寸放大3倍，而P管尺寸不变，即：图5内部逻辑门代入内部反相器的尺寸得，内部逻辑门的尺寸为:W W(y) 二3 (■)-) = 6L凡内都豐地「］L乩內邮反相蛊w w（y）= （~r）= 6L此內部宦辑门L P內部反相器324 输入级设计由于本电路是与TTL兼容，TTL的输入电平V H可能为2.4V，如果按正常内部反相器进行设计，则N、P i构成的CMOS!有较大直流功耗。
故采用如图6所示的电路，通过正反馈的P2作为上提拉管，使V H较快上升，减小功耗，加快翻转速度。
V图6输入级电路（1）输入级提拉管P2的（W/L）P2的计算为了节省面积，同时又能使V H较快上升，取（W/L）P2= 1。