集成电路基础工艺和版图设计测试试卷
集成电路工艺及版图设计2012年习题
）
D. 尽管存在制造工艺上的偏差，但是无源器件的比例容差（Ratio Tolerance）可以控制 在很小的范围内。 18. 做集成电路的多晶硅电阻设计时，要计算每个电阻的阻值，那么电阻的长度是怎样计算 的？（ ） A 整个多晶硅的长度 B 多晶硅中两个引线孔中心点的距离 C 多晶硅中两个引线孔内侧的距离 D 多晶硅中两个引线孔外侧的距离 19.带隙基准电压源电路版图需要匹配精度要求较高的电阻，该材料的方块电阻工艺偏差为
15. 请问这是什么样的 CMOS 器件？假设衬底为 p 衬底。 （ A. B D. 是串联的 nmos 管 是并联的 nmos 管 是并联的 pmos 管
）
C. 是串联的 pmos 管
16. 在一个一般的制程中，下列材料集成电阻，方块电阻（Sheet Resistance）最大的是（ A. 扩散电阻 B.阱电阻 C.多晶硅电阻 ） D. 铝层连线电阻 17. 关于集成电路中的无源器件说法正确的是（ A. 集成电路无法高效的实现高值无源器件。 B. 要精确实现某一特定阻值的电阻几乎是不可能的。 C. 由于制造工艺上的偏差，无源器件的比例容差（Ratio Tolerance）也必定很大。
D. 一般来说，连线上信号的频率越高，Cross Talk 影响就越小。 26. 设计 analog layout 时，要考虑的问题比作 digital layout 多，它通常表现在下列那几个方 面？( ) A 面积要小 B 寄生效应( parasitics) C 对称 （matching） D 噪声问题（noise issues）
华侨大学电子工程系（The Department of Electronic Engineering Huaqiao University） 华侨大学厦门专用集成电路与系统重点实验室
集成电路技术集成电路工艺原理试卷(练习题库)(2023版)
集成电路技术集成电路工艺原理试卷（练习题库）1、用来做芯片的高纯硅被称为（），英文简称（），有时也被称为（）。
2、单晶硅生长常用（）和（）两种生长方式，生长后的单晶硅被称为（）。
3、晶圆的英文是（），其常用的材料是（）和（）。
4、晶圆制备的九个工艺步骤分别是（）、整型、（）、磨片倒角、刻蚀、（）、清洗、检查和包装。
5、从半导体制造来讲，晶圆中用的最广的晶体平面的密勒符号是（）、O 和（）。
6、CZ直拉法生长单晶硅是把（）变为（）并且（）的固体硅锭。
7、CZ直拉法的目的是（）。
8、影响CZ直拉法的两个主要参数是O和（）。
9、晶圆制备中的整型处理包括（）、（）和（）。
10、制备半导体级硅的过程：1、（）；2、（）；3、O011、热氧化工艺的基本传输到芯片的不同部分。
77、多层金属化指用来连接硅片上高密度堆积器件的那些金属层。
78、阻挡层金属是淀积金属或金属塞，其作用是增加上下层材料的附着。
79、关键层是指那些线条宽度被刻蚀为器件特征尺寸的金属层。
80、传统互连金属线的材料是铝，即将取代它的金属材料是铜。
81、溅射是个化学过程，而非物理过程。
82、表面起伏的硅片进行平坦化处理，主要采用将低处填平的方法。
83、化学机械平坦化，简称CMP,它是一种表面全局平坦化技术。
84、平滑是一种平坦化类型，它只能使台阶角度圆滑和侧壁倾斜，但高度没有显著变化。
85、反刻是一种传统的平坦化技术，它能够实现全局平坦化。
86、电机电流终点检测不适合用作层间介质的化学机械平坦化。
87、在CMP为零的转换器。
133、CD是指硅片上的最小特征尺寸。
134、集成电路制造就是在硅片上执行一系列复杂的化学或者物理操作。
简而言之，这些操作可以分为四大基本类：薄膜135、人员持续不断地进出净化间，是净化间沾污的最大来源。
136、硅片制造厂可分为六个的区域，各个区域的照明都采用同一种光源以达到标准化。
137、世界上第一块集成电路是用硅半导体材料作为衬底制造的。
集成电路设计要点建立考核试卷
21.集成电路的电路图符号中，电容通常表示为（）。
A. ①
B. ②
C. ③
D. ④（）
22.下列哪种电路可以实现信号的或运算（）。
A. OR门
B. AND门
C. XOR门
D. NOT门（）
23.集成电路的电路图符号中，二极管通常表示为（）。
A. ①
B. ②
C. ③
D. ④（）
24.下列哪种电路可以实现信号的与运算（）。
A. ①
B. ②
C. ③
D. ④（）
28.下列哪种电路可以实现信号的或非运算（）。
A. OR门
B. AND门
C. XOR门
D. NOT门（）
29.集成电路的电路图符号中，电容通常表示为（）。
A. ①
B. ②
C. ③
D. ④（）
30.下列哪种电路可以实现信号的与运算（）。
A. OR门
B. AND门
C. XOR门
D.环境温度（）
3.数字集成电路的主要类型包括（）
A. TTL
B. CMOS
C. ECL
D. FPGA（）
4.下列哪些是集成电路设计中的模拟部分？（）
A.模拟放大器
B.模拟滤波器
C.数字逻辑门
D.模拟比较器（）
5.以下哪些是集成电路设计中的数字部分？（）
A.数字逻辑门
B.存储器
C.模拟放大器
D.模拟比较器（）
A. OR门
B. AND门
C. XOR门
D. NOT门（）
15.集成电路的电路图符号中，二极管通常表示为（）。
A. ①
B. ②
C. ③
D. ④（）
ic_设计_智力测试题(3篇)
第1篇引言：集成电路（IC）设计是一项复杂而精细的工作，要求设计者具备深厚的理论知识、丰富的实践经验以及出色的逻辑思维能力。
为了帮助您了解自己在IC设计领域的智力水平，我们特别设计了以下智力测试题。
请您认真作答，完成后可对自己的设计能力有一个初步的认识。
第一部分：基础知识1. 选择题- 下列哪个选项不是IC设计中所使用的制造工艺？A. CMOSB. TTLC. ECLD. LED2. 填空题- 在IC设计中，版图（Layout）是电路的__________，而原理图（Schematic）则是电路的__________。
3. 简答题- 简述CMOS工艺的基本原理。
第二部分：逻辑分析与设计1. 选择题- 下列哪个电路可以实现逻辑与功能？A. OR门B. AND门C. NOT门D. XOR门- 在组合逻辑电路中，如果某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先有后，这种现象称为__________。
3. 简答题- 解释竞争与冒险现象，并说明如何消除它们。
第三部分：版图设计1. 选择题- 下列哪个工具常用于IC版图设计？A. Altium DesignerB. CadenceC. OrCADD. Pro/ENGINEER2. 填空题- 在版图设计中，为了防止寄生效应，通常需要将__________与__________保持一定的距离。
3. 简答题- 简述版图设计中的规则检查（DRC）和设计规则约束（DRC）。
第四部分：IC制造1. 选择题- 下列哪个步骤是IC制造过程中的关键步骤？A. 光刻B. 化学气相沉积C. 离子注入D. 刻蚀- 在IC制造中，__________是将电路图形转移到硅片上的关键步骤。
3. 简答题- 简述IC制造过程中可能遇到的问题及解决方法。
第五部分：模拟IC设计1. 选择题- 下列哪个电路属于模拟电路？A. 741运算放大器B. 555定时器C. 74LS00D. 74HC002. 填空题- 在模拟IC设计中，__________是放大信号的关键元件。
集成电路设计集成功能测试考核试卷
7.集成电路测试中，用于测量电路电流的仪器是______。
8.集成电路测试中，用于测量电路时间特性的仪器是______。
9.集成电路测试中，用于测量电路频率特性的仪器是______。
10.集成电路测试中，用于检测电路信号完整性的仪器是______。
1.请简要说明集成电路设计集成功能测试在集成电路设计过程中的作用和重要性。
2.针对数字集成电路，设计一个简单的测试向量，并解释其测试目的和预期结果。
3.在集成电路设计集成功能测试中，如何进行故障诊断和定位？请详细描述常用的故障诊断方法。
4.结合实际案例，分析集成电路设计集成功能测试中可能遇到的问题及其解决方案。
A.逻辑功能测试
B.时序测试
C.性能测试
D.可靠性测试
3.集成电路测试向量设计时，应考虑哪些因素？
A.功能性
B.时序性
C.可靠性
D.保密性
4.以下哪些是集成电路测试中常见的测试工具？
A.逻辑分析仪
B.信号发生器
C.测试夹具
D.测试软件
5.集成电路的电源完整性测试中，以下哪些是关键参数？
A.电压波动
B.电流消耗
A.完全覆盖、随机性、可复现性
B.功能性、时序性、可靠性
C.简单性、准确性、效率
D.以上都是
22.以下哪种测试方法不适用于检测电路的电磁干扰问题？
A.电磁干扰分析仪
B.测试夹具测试
C.信号分析仪测试
D.热测试
23.集成电路的测试覆盖率可以通过哪些方式提高？
A.增加测试向量、优化测试流程、改进测试方法
A.静态功耗
B.动态功耗
C.平均功耗
集成电路设计原理考核试卷
4.描述模拟集成电路与数字集成电路在设计原则和实现技术上的主要区别，并给出一个实际应用中模拟集成电路的例子。
标准答案
一、单项选择题
1. B
2. B
3. D
4. D
5. B
6. D
7. C
8. C
9. B
10. D
17.在集成电路设计中，以下哪些方法可以提高电路的抗干扰能力？( )
A.采用差分信号传输
B.使用屏蔽技术
C.增加电源滤波器
D.提高工作频率
18.以下哪些类型的触发器在数字电路中常见？( )
A. D触发器
B. JK触发器
C. T触发器
D. SR触发器
19.以下哪些技术可以用于提高集成电路的数据处理速度？( )
3.以下哪些是数字集成电路的基本组成部分？( )
A.逻辑门
B.触发器
C.寄生电容
D.晶体管
4.以下哪些技术可以用于提高集成电路的频率？( )
A.减小晶体管尺寸
B.采用高介电常数材料
C.增加电源电压
D.优化互连线设计
5.在CMOS工艺中，以下哪些结构可以用来实现反相器？( )
A. PMOS晶体管
B. NMOS晶体管
11. C
12A
16. B
17. A
18. A
19. C
20. B
二、多选题
1. ABD
2. AB
3. AD
4. AB
5. AB
6. AB
7. ABCD
8. AB
9. ABCD
10. AC
11. ABC
集成电路版图设计考试题目
集成电路版图设计考试题⽬1、集成电路版图设计师共设 4 个等级，分别是__版图设计员__、__助理版图设计师__、__版图设计师__、__⾼级版图设计师__。
2、元素周期表中⼀些元素（如硅锗）的电学特性介于⾦属与⾮⾦属之间，叫__半导体__。
3、标准双极⼯艺基区⽅块电阻的典型范围为__100 ~ 200 ?/□__。
4、发射区电阻必须置于适合的隔离岛中，通常的做法是发射区电阻制作在基区扩散内，基区扩散⼜制作在⼀个__N阱__内。
5、在零偏压下，这种电容能提供较⼤的单位⾯积电容（典型值为 0.8fF/um2）,但这种电容会随着反偏电压的增⼤⽽逐渐__减⼩__。
6、使⽤⾼介电常数的电介质，利⽤相对较⼩的区域制作__⼤电容器__。
7、结电容通常作在隔离岛内，隔离岛必须制作接触以确保集电结__反偏__，该接触也是的集电结和发射结并联，从⽽增⼤了总电容。
8、品质因数的⼀般性原则寄⽣效应越⼩，Q__越⼤__。
9、集电极开路时发射结击穿电压表⽰为 VEBO。
对于标准双极型⼯艺制造的 NPN晶体管，VEBO⼤约 __7V__左右。
10、当 NPN 晶体管的发射结和集电结都处于正偏时就会进⼊__饱和⼯作__状态。
11、发射结齐纳⼆极管的发射区通常为圆形或椭圆形。
采⽤圆形是为了防⽌发射区拐⾓处的__电场增强__。
12、使⽤N型外延层，必须加⼊深的轻掺杂P型扩散区⽤于制作 __NMOS___ 晶体管13、MOS晶体管是__4__端器件。
14、器件的⼏何图形加⼯精确的介质物理学对图像的⼤⼩和__层次__15、集成电路版图设计步骤：__线路图__、___版图__、__DRC__、__LVS__16、LayOut的含义是指：___版图__17、集成电阻通常由扩散或者沉淀层形成，通常可以⽤厚层⼀定的薄膜作为模型，因此习惯上把电阻率和厚度合成⼀个单位，称为__⽅块电阻__。
18、由于其较⼩的⽅块电阻，发射区是唯⼀适合于制作较⼩电阻（0.5 ~ 100?）的区域。
集成电路设计设计思路分享考核试卷
C.电压优化
D.以上都是
20.以下哪个不是集成电路设计中的版图设计工具（）
A. Cadence
B. Altium Designer
C. MATLAB
D. Protel
21.下列哪个不是数字集成电路设计中的时序分析（）
A.逻辑门延迟
B.信号完整性
C.延时分析
D.周期性
22.以下哪个不是影响集成电路性能的因素（）
B.电源电压稳定性
C.电源电压纹波
D.电源电压等级
16.集成电路设计中的版图设计原则包括（）
A.电源电压选择
B.电源去耦
C.电源噪声抑制
D.电流设计
29.在集成电路设计中，用于提高电路稳定性的措施是（）
A.电路结构优化
B.元件选择
C.电压优化
D.以上都是
30.以下哪个不是集成电路设计中的版图设计工具（）
A. Cadence
B. Altium Designer
C. MATLAB
D. Protel
C.电源电压
D.信号完整性
17.下列哪个不是集成电路设计中的版图设计阶段（）
A.元件布局
B.信号完整性分析
C. PCB设计
D.电路仿真
18.以下哪个不是数字集成电路设计中的电源设计（）
A.电源电压选择
B.电源去耦
C.电源噪声抑制
D.电流设计
19.在集成电路设计中，用于提高电路稳定性的措施是（）
A.电路结构优化
A.逻辑门延迟
B.信号路径延迟
C.传输速率
D.系统时钟频率
4.版图设计中的关键步骤包括（）
A.元件布局
B.连线
C.信号完整性分析
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集成电路基础工艺和版图设计测试试卷
（考试时间：60分钟，总分100分）
第一部分、填空题（共30分。
每空2分）
1、NMOS是利用电子来传输电信号的金属半导体；PMOS是利用空穴来传输电信号的金属半导体。
2、集成电路即“IC”，俗称芯片，按功能不同可分为数字集成电路和模拟集成电路，按导电类型不同可分为
双极型集成电路和单极型集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。
3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管，是一个四端有源器件，其四端分别是栅
极、源极、漏极、背栅。
4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于门阵列和标准单元
的设计方法，芯片利用率最低的是基于门阵列的设计方法。
第二部分、不定项选择题（共45分。
每题3分，多选，错选不得分，少选得1分）
1、在CMOS集成电路中，以下属于常用电容类型的有（ABCD）
A、MOS电容
B、双层多晶硅电容
C、金属多晶硅电容
D、金属—金属电容
2、在CMOS集成电路中，以下属于常用电阻类型的有（ABCD）
A、源漏扩散电阻
B、阱扩散电阻
C、沟道电阻
D、多晶硅电阻
3、以下属于无源器件的是（CD ）
A、MOS晶体管
B、BJT晶体管
C、POL Y电阻
D、MIM电容
4、与芯片成本相关的是（ABC）
A、晶圆上功能完好的芯片数
B、晶圆成本
C、芯片的成品率
D、以上都不是
5、通孔的作用是（AB ）
A、连接相邻的不同金属层
B、使跳线成为可能
C、连接第一层金属和有源区
D、连接第一层金属和衬底
6、IC版图的可靠性设计主要体现在（ABC）等方面，避免器件出现毁灭性失效而影响良率。
A、天线效应
B、闩锁（Latch up）
C、ESD(静电泄放)保护
D、工艺角（process corner）分析
7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB）
A、寄生电容减小，增加开关速度
B、门延时和功耗乘积减小
C、高阶物理效应减少
D、门翻转电流减小
8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。
下面哪些做法符合宽金属开槽的基本规则？（ABCD）
A、开槽的拐角处呈45度角，减轻大电流密度导致的压力
B、把很宽的金属线分成几个宽度小于规则最小宽度的金属线
C、开槽的放置应该总是与电流的方向一致
D、在拐角、T型结构和电源PAD区域开槽之前要分析电流流向
9、以下版图的图层中与工艺制造中出现的外延层可能直接相接触的是（AB）。
A、AA（active area）
B、NW（N-Well）
C、POLY
D、METAL1
10、以下内容哪些被包含在设计规则检查中？（ABD）
A、宽度规则
B、间距规则
C、时序约束
D、交叠规则
11、属于PAD单元组成部分的是（ABC）。
A、ESD保护结构
B、绑定金属线所需的可靠连接区域
C、与PAD功能相关的逻辑电路，如输入/输出缓冲
D、片上存储单元
12、实际的MOS晶体管存在一些二阶效应，以下属于二阶效应的是（ABCD）。
A、阈值变化（受沟道长度影响，受源漏电压影响等）
B、热载流子效应
C、体效应
D、沟道长度调制效应
13、模拟差分对由于不匹配会存在一定的输入失调（offset），这主要由于（AB）的原因。
A、晶体管阈值电压存在偏差
B、晶体管的形状在制造上存在随机偏差
C、版图设计者的失误
D、制造过程中栅氧局部击穿
14、常见的CMOS工艺中，MOS晶体管的栅极采用多晶硅作为电极材料，下面关于多晶硅的表述正确的是（ABC）
A、多晶硅能承受源/漏参杂和退火时所需的高温
B、掺磷的多晶硅能够固定离子污染物
C、使用多晶硅可以更好的控制MOS晶体管的门限电压
D、可多用来制作PN结
15、以下哪些做法有利于提高MOS晶体管的匹配度（AD）。
A、采用相同的几何形状，摆放紧凑
B、采用比较小的有源区
C、采用较大的过驱动电压来保持电压匹配
D、尽量将晶体管采用共质心版图
第三部分、简答题（共15分。
每题5分）
1、根据你的理解，请用1~5标出IC设计流程的先后顺序
系统设计（1）版图设计（4）逻辑设计（2）版图后仿真（5）电路设计（3）
2、如果一条给定CMOS的工艺线有如下的层次,请按各层次在工艺制造过程中的先后顺序排列他们。
POL Y1 N_WELL DIFF N+(NPLUS) PAD P+(PPLUS) METAL1 CONTACT(CONT) VIA METAL2 顺序：N_WELL—DIFF—POL Y1—N+(NPLUS)或P+(PPLUS)—CONTACT(CONT)—METAL1—VIA—METAL2—PAD
3、请解释如下design rule 语句的含义。
Minimum DIFFUSION width for interconnect 0.5um
解释：用于连线的DIFFUSION层的最小宽度为0.5um.
Minimum N_WELL to P+ DIFFUSION spacing 1.0um
解释：N_WELL 层到P+ DIFFUSION 层的最小间距为 1.0um.
第四部分、分析题（共10分）
1、从下图分析Latch up现象产生机理，并指出在版图设计中如何抑制该现象的产生。
如何抑制该现象的产生：
尽量减小Rn 和Rp 两个电阻的大小，在版图上表现为在电源和地线上尽量多打tub_ties的孔。
尽量拉大nmos管与pmos管的间距。