数电实验题目
2019数字电路实验考试题
1011 → 1010 → 1001 → 1000 → 0111 → 0110
7、按下列状态转换图设计同步14进制加法计数器。不考 虑进位和自启动。
器件：74LS73X2
74LS00X1
74LS08X1
74LS20X1
（1）设计并安装电路。 （2）静态检查并记录之。
Q3Q2Q1Q0
（3）动态检查。
1110 ← 1101 ← 1100 ← 1011 ← 1010 ← 1001←1000
2、按下列状态转换图设计同步11进制加法计数器。不考 虑进位和自启动。
器件：74LS73X2
74LS00X1
74LS08X1
74LS20X1
（1）设计并安装电路。 （2）静态检查并记录之。
Q3Q2Q1Q0
（3）动态检查。
1100 → 1011 → 1010 →1001 →1000 →进制减法计数器。不考 虑进位和自启动。
器件：74LS73X2
74LS00X1
74LS08X1
74LS20X1
（1）设计并安装电路。
（2）静态检查并记录之。
（3）动态检查。
Q3Q2Q1Q0
0000 ← 0001 ← 0010 ← 0011 ← 0100 ← 0101
0000 →0001 → 0010 → 0011 →0100 →0101
1010 ← 1001 ←1000 ← 0111 ← 0110
3、按下列状态转换图设计同步15进制减法计数器。不考 虑进位和自启动。
器件：74LS73X2
74LS00X1
74LS08X1
74LS20X1
（1）设计并安装电路。 （2）静态检查并记录之。
74LS00X1
宁波大学数电实验参考答案
宁波大学数电实验参考答案（仅供参考）实验一EDA 工具软件的使用异或门B A B A F ______+=同或门AB B A F +=______实验二EDA 开发平台使用1、设计一个一位半加器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity banjia isport(a,b:in std_logic;s,c:out std_logic);end banjia;architecture behav of banjia is begins<=a xor b;c<=a and b;end behav;2、二进制全加器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fadder isport(a:in std_logic;b:in std_logic;c:in std_logic;s:out std_logic;d:out std_logic);end fadder;architecture behav of fadder isbegins<=a xor b xor c;d<=(a and b)or(a and c)or(b and c);end behav;实验五MSI组合电路的HDL设计1、3—8译码器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity decoder38isport(x:in std_logic_vector(2downto0);y:out std_logic_vector(7downto0) );end decoder38;architecture behav of decoder38isbeginprocess(x)begincase x iswhen"000"=>y<="00000001"; when"001"=>y<="00000010"; when"010"=>y<="00000100"; when"011"=>y<="00001000"; when"100"=>y<="00010000"; when"101"=>y<="00100000"; when"110"=>y<="01000000"; when"111"=>y<="10000000";when others=>null;end case;end process;end behav;2、显示译码器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity xianshi isport(a:in std_logic_vector(3downto0);b:out std_logic_vector(6downto0) );end xianshi;architecture behav of xianshi isbeginprocess(a)begincase a iswhen"0000"=>b<="0111111";when"0001"=>b<="0000110";when"0010"=>b<="1011011";when"0011"=>b<="1001111";when"0100"=>b<="1100110"; when"0101"=>b<="1101101"; when"0110"=>b<="1111101"; when"0111"=>b<="0000111"; when"1000"=>b<="1111111"; when"1001"=>b<="1101111"; when"1010"=>b<="1110111"; when"1011"=>b<="1111100"; when"1100"=>b<="0111001"; when"1101"=>b<="1011110"; when"1110"=>b<="1111001"; when"1111"=>b<="1110001";when others=>null;end case;end process;end behav;3、数据选择器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity select41isport(x:in std_logic_vector(1downto0);a:in std_logic;b:in std_logic;c:in std_logic;d:in std_logic;y:out std_logic);end select41;architecture behav of select41isbeginprocess(x)begincase x iswhen"00"=>y<=a;when"01"=>y<=b;when"10"=>y<=c;when"11"=>y<=d;when others=>null;end case;end process;end behav;实验六用MSI设计组合逻辑电路1、输血血型验证2、单“1”检测器实验七集成触发器及使用1、用触发器设计四位异步计数器2、用触发器设计四位移位寄存器实验八时序电路的HDL设计1、模可变计数器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder isport(clk:in std_logic;E:in std_logic;--E='1'则使能G:in std_logic;--G='1'为加,'0'为减M:in std_logic_vector(1downto0);--模选择y:out std_logic_vector(3downto0)--结果);end adder;architecture behav of adder issignal q:std_logic_vector(3downto0);beginprocess(E,G,clk)beginif E='0'thenq<=(others=>'0');elsif clk'event and clk='1'thenif G='1'thenif M="00"thenif q<"0001"thenq<=q+1;else q<=(others=>'0');end if;elsif M="01"thenif q<"0111"thenq<=q+1;else q<=(others=>'0');end if;elsif M="10"thenif q<"1001"thenq<=q+1;else q<=(others=>'0');end if;elsif M="11"thenq<=q+1;end if;elsif G='0'thenif M="00"thenif q>"1110"thenq<=q-1;elsif q="0000"thenq<="1111";else q<="1111";end if;elsif M="01"thenif q>"1000"thenq<=q-1;elsif q="0000"thenq<="1111";else q<="1111";end if;elsif M="10"thenif q>"0110"thenq<=q-1;elsif q="0000"thenq<="1111";else q<="1111";end if;else q<=q-1;end if;end if;end if;end process;y<=q;end behav;2、移位寄存器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity shiftreg isport(clk:in std_logic;clr:in std_logic;load:in std_logic;fx:in std_logic;--fx='1'则左移，'0'右移M:in std_logic_vector(3downto0);y:out std_logic_vector(3downto0) );end shiftreg;architecture behav of shiftreg issignal q:std_logic_vector(3downto0);beginprocess(clk,clr,load)beginif clr='1'thenq<=(others=>'0');elsif clk'event and clk='1'thenif load='1'thenq<=M;elsif fx='1'thenq(3downto1)<=q(2downto0);q(0)<='0';elsif fx='0'thenq(2downto0)<=q(3downto1);q(3)<='0';end if;end if;end process;y<=q;end behav;实验十综合时序电路设计1、序列发生器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fangfa1isport(clk:in std_logic;y:out std_logic_vector(7downto0)--结果);end fangfa1;architecture behav of fangfa1issignal q:std_logic_vector(2downto0);beginprocess(clk)beginif clk'event and clk='1'thenq<=q+1;end if;end process;begincase q iswhen"000"=>y<="00000001";when"001"=>y<="00000010";when"010"=>y<="00000100";when"011"=>y<="00001000";when"100"=>y<="00010000";when"101"=>y<="00100000";when"110"=>y<="01000000";when"111"=>y<="10000000";end case;end process;end beha或2、序列检测器use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jiance2isport(clk:in std_logic;din:in std_logic;--串行输入数据clr:in std_logic;--复位信号result:out std_logic--检测结果);end jiance2;architecture behav of jiance2issignal d:std_logic_vector(3downto0);signal y:std_logic_vector(3downto0);signal c:std_logic;begind<="1101";process(clr,clk,din)--序列移位存储beginif clr='1'or c='1'theny<="0000";else if clk'event and clk='1'theny<=y(2downto0)&din;else null;end if;end if;end process;process(clk,y)--比较序列beginif clk'event and clk='0'then--同步时钟，去除毛刺if y=d thenresult<='1';c<='1';else result<='0';c<='0';end if;else null;end if;end process;end behav;实验十一多功能数字中的设计library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fen isport(clk:in std_logic;load:in std_logic;sw_set:in std_logic_vector(2downto0);gw_set:in std_logic_vector(3downto0);Qa:out std_logic_vector(2downto0);co:out std_logic;Qb:out std_logic_vector(3downto0));end;architecture a of fen issignal tema:std_logic_vector(2downto0);signal temb:std_logic_vector(3downto0);signal sw_setreg:std_logic_vector(2downto0);signal gw_setreg:std_logic_vector(3downto0);beginprocess(clk,load)beginif load='1'then tema<=sw_set;temb<=gw_set;co<='0';elsif(clk'event and clk='1')thenif tema="101"then--若时间达59时，则清零if temb>="1001"thentema<="000";temb<="0000";co<='1';else temb<=temb+"0001";co<='0';end if;elsif temb>="1001"thentema<=tema+"001";temb<="0000";co<='0';else temb<=temb+"0001";co<='0';end if;end if;Qa<=tema;Qb<=temb;end process;end a;ibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hours isport(clk:in std_logic;load:in std_logic;sw_set:in std_logic_vector(1downto0);gw_set:in std_logic_vector(3downto0);Qa:out std_logic_vector(1downto0);Qb:out std_logic_vector(3downto0));end;architecture a of hours issignal tema:std_logic_vector(1downto0); signal temb:std_logic_vector(3downto0); signal sw_setreg:std_logic_vector(1downto0); signal gw_setreg:std_logic_vector(3downto0);beginprocess(clk,load)beginif load='1'then tema<=sw_set;temb<=gw_set;elsif(clk'event and clk='1')thenif tema="10"then--若时间达23时，则清零if temb>="0011"thentema<="00";temb<="0000";else temb<=temb+"01";end if;elsif temb>="1001"thentema<=tema+"01";temb<="0000";else temb<=temb+"0001";end if;end if;Qa<=tema;Qb<=temb;end process;end a;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity miao isport(clk,load:in std_logic;sw_set:in std_logic_vector(2downto0);gw_set:in std_logic_vector(3downto0);Qa:out std_logic_vector(2downto0);co:out std_logic;Qb:out std_logic_vector(3downto0));end;architecture a of miao issignal tema:std_logic_vector(2downto0); signal temb:std_logic_vector(3downto0); signal sw_setreg:std_logic_vector(2downto0); signal gw_setreg:std_logic_vector(3downto0); beginprocess(clk,load)beginif load='1'then tema<=(others=>'0');temb<=(others=>'0');elsif(clk'event and clk='1')thenif tema="101"then--若时间达59，则清零if temb>="1001"thentema<="000";temb<="0000";co<='1';else temb<=temb+"0001";co<='0';end if;elsif temb>="1001"thentema<=tema+"01";temb<="0000";co<='0';else temb<=temb+"0001";co<='0';end if;end if;Qa<=tema;Qb<=temb;end process;end a;实验十二交通信号灯的设计library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity traffic isport(clk1k:in std_logic;-------时钟信号(1khz)rst:in std_logic;-------紧急控制信号etime:out std_logic_vector(3downto0);sr,sg,sy:out std_logic;------南北方向红黄绿灯信号er,eg,ey:out std_logic------东西方向红黄绿灯信号);end traffic;architecture behav of traffic istype states is(sta0,sta1,sta2,sta3,sta4,sta5,sta6,sta7,sta8,sta9,sta10,sta11,sta12,sta13,sta1 4,sta15,sta16,sta17,sta18,sta19,sta20,sta21);signal current_state,next_state:states:=sta0;signal temp1,temp2,temp3:std_logic_vector(7downto0);signal temp4,temp5:std_logic_vector(9downto0);signal flag1,flag2,flag3,flag4:std_logic;--分别用于指示绿灯亮、绿灯闪烁、黄灯闪烁、分频signal etimereg:std_logic_vector(3downto0);signal end1,end2,end3:std_logic;signal clk:std_logic;--分频后得到的1hz时钟beginprocess(clk1k,rst)beginif rst='1'thencurrent_state<=sta0;elsif clk1k'event and clk1k='1'thencurrent_state<=next_state;end if;end process;process(current_state)begincase current_state is---------------sta0为初始状态-----------------------when sta0=>er<='1';eg<='0';ey<='0';sr<='1';sg<='0';sy<='0';flag1<='0';flag2<='0';flag3<='0';flag4<='0';etime<="1111";--stiem<="00000000";next_state<=sta1;---------------sta1为状态1：东西路口的绿灯亮，南北路口的红灯亮，持续10秒-----------------------when sta1=>er<='0';eg<='1';ey<='0';sr<='1';sg<='0';sy<='0';flag4<='1';etime<=etimereg;--stime<=stimereg;flag1<='1';if end1='1'thennext_state<=sta2;else next_state<=sta1;end if;---------------sta2-sta6为状态2：东西路口的绿灯闪烁，南北路口的红灯亮-----------------------when sta2=>er<='0';eg<='0';--绿灯灭ey<='0';sr<='1';sg<='0';sy<='0';flag2<='1';flag1<='0';flag4<='1';etime<=etimereg;--stime<=stimereg;if end2='1'thennext_state<=sta3;else next_state<=sta2;end if;when sta3=>er<='0';eg<='0';ey<='0';sr<='1';sg<='0';sy<='0';flag2<='0';flag4<='1';etime<=etimereg;--stime<=stimereg;next_state<=sta4; when sta4=>er<='0';eg<='1';--绿灯亮ey<='0';sr<='1';sg<='0';sy<='0';flag2<='1';flag4<='1';etime<=etimereg;--stime<=stimereg;if end2='1'thennext_state<=sta5;else next_state<=sta4;end if;when sta5=>er<='0';eg<='1';ey<='0';sr<='1';sg<='0';sy<='0';flag2<='0';flag4<='1';etime<=etimereg;--stime<=stimereg;next_state<=sta6;when sta6=>er<='0';eg<='0';--绿灯灭ey<='0';sr<='1';sg<='0';sy<='0';flag2<='1';flag4<='1';etime<=etimereg;--stime<=stimereg;if end2='1'thennext_state<=sta7;else next_state<=sta6;end if;---------------sta7-sta9为状态3：东西路口的黄灯闪烁，南北路口的红灯亮-----------------------when sta7=>er<='0';eg<='0';ey<='1';--黄灯亮sr<='1';sg<='0';sy<='0';flag2<='0';flag3<='1';flag4<='1';etime<=etimereg;--stime<=stimereg;if end3='1'thennext_state<=sta8;else next_state<=sta7;end if;when sta8=>er<='0';eg<='0';ey<='1';sr<='1';sg<='0';sy<='0';flag3<='0';flag4<='1';etime<=etimereg;--stime<=stimereg;next_state<=sta9;when sta9=>er<='0';eg<='0';ey<='0';--黄灯灭sr<='1';sg<='0';sy<='0';flag3<='1';flag4<='1';etime<=etimereg;--stime<=stimereg;if end3='1'thennext_state<=sta10;else next_state<=sta9;end if;when sta10=>er<='0';eg<='0';ey<='0';--过渡状态sr<='1';sg<='0';sy<='0';flag3<='0';flag4<='0';etime<=etimereg;--stime<=stimereg;next_state<=sta11;when sta11=>er<='1';eg<='0';ey<='0';sr<='0';sg<='1';sy<='0';flag1<='0';flag2<='0';flag3<='0';flag4<='0';etime<="1111";--stiem<="00000000";next_state<=sta12;---------------东西路口红灯亮，同时南北路口的绿灯亮，南北方向开始通车----------------------when sta12=>er<='1';eg<='0';ey<='0';sr<='0';sg<='1';sy<='0';flag4<='1';etime<=etimereg;--stime<=stimereg;flag1<='1';if end1='1'thennext_state<=sta13;else next_state<=sta12;end if;---------------sta2-sta6为状态2：南北路口的绿灯闪烁，东西路口的红灯亮-----------------------when sta13=>er<='1';eg<='0';--绿灯灭ey<='0';sr<='0';sg<='0';sy<='0';flag2<='1';flag1<='0';flag4<='1';etime<=etimereg;--stime<=stimereg;if end2='1'thennext_state<=sta14;else next_state<=sta13;end if;when sta14=>er<='1';eg<='0';ey<='0';sr<='0';sg<='0';sy<='0';flag2<='0';flag4<='1';etime<=etimereg;--stime<=stimereg;next_state<=sta15;when sta15=>er<='1';eg<='0';--绿灯亮ey<='0';sr<='0';sg<='1';sy<='0';flag2<='1';flag4<='1';etime<=etimereg;--stime<=stimereg;if end2='1'thennext_state<=sta16;else next_state<=sta15;end if;when sta16=>er<='1';eg<='0';ey<='0';sr<='0';sg<='1';sy<='0';flag2<='0';flag4<='1';etime<=etimereg;--stime<=stimereg;next_state<=sta17;when sta17=>er<='1';eg<='0';--绿灯灭ey<='0';sr<='0';sg<='0';sy<='0';flag2<='1';flag4<='1';etime<=etimereg;--stime<=stimereg;if end2='1'thennext_state<=sta18;else next_state<=sta17;end if;---------------sta7-sta9为状态3：东西路口的黄灯闪烁，南北路口的红灯亮-----------------------when sta18=>er<='1';eg<='0';ey<='0';--黄灯亮sr<='0';sg<='0';sy<='1';flag2<='0';flag3<='1';flag4<='1';etime<=etimereg;--stime<=stimereg;if end3='1'thennext_state<=sta19;else next_state<=sta18;end if;when sta19=>er<='1';eg<='0';ey<='0';sr<='0';sg<='0';sy<='1';flag3<='0';flag4<='1';etime<=etimereg;--stime<=stimereg;next_state<=sta20;when sta20=>er<='1';eg<='0';ey<='0';--黄灯灭sr<='0';sg<='0';sy<='0';flag3<='1';flag4<='1';etime<=etimereg;--stime<=stimereg;if end3='1'thennext_state<=sta21;else next_state<=sta20;end if;when sta21=>er<='1';eg<='0';ey<='0';--sr<='0';sg<='0';sy<='0';flag3<='0';flag4<='1';etime<=etimereg;--stime<=stimereg;next_state<=sta0; when others=>next_state<=sta0;end case;end process;process(flag1,clk)beginif flag1='0'thentemp1<="00000000";end1<='0';elsif clk'event and clk='0'thenif temp1>="00001001"thenend1<='1';else temp1<=temp1+"00000001";end1<='0';end if;end if;end process;process(flag2,clk)beginif flag2='0'thenend2<='0';elsif clk'event and clk='0'thenend2<='1';end if;end process;process(flag3,clk)beginif flag3='0'thenend3<='0';elsif clk'event and clk='0'then end3<='1';end if;end process;process(flag4,clk)beginif flag4='0'thenetimereg<="1111";elsif clk'event and clk='1'then etimereg<=etimereg-1; end if;end process;process(clk1k)beginif clk1k'event and clk1k='1'thenif temp4>="1111101000"thenclk<='1';temp4<=(others=>'0');else temp4<=temp4+"0000000001";clk<='0';end if;end if;end process;end behav;。
聊城大学《数字电路及实验》期末复习题及参考答案
《数字电路及实验》练习题一、选择题将正确答案的序号（A、B、C、D）填在下表中：1. 在函数Y(A,B,C)=AB+C的真值表中，使Y=1的状态有个。
A. 2B. 3 C . 4 D. 52．下列各式中哪个是四变量（A,B,C,D）逻辑函数的最小项。
A. A′B C′DB. A+B+CDC. AB(C+D)D. ABC3．下列TTL门电路中，可用于计算机总线结构的门电路是。
A. 三态门B. OC门C. 与非门D. 或非门4．8选1数据选择器其地址输入端个数为。
A. 8B. 4C. 3D. 25．将触发器在任意时刻置成“0”状态，应在S D′，R D′端加入信号。
A. 0，0B. 0，1C. 1，0D. 1，16．设计一个十三进制计数器，应取触发器的位数为。
A. 13B. 10C. 4D. 37．存储器芯片的容量为512×8位，则其地址线和I/O线的根数分别为。
A. 9，8B. 9，3C. 8，9D. 3，98．接成一个1024×8位的RAM，需要_____片256×8位的RAM。
A. 2B. 4C. 8D. 169．555定时器构成的施密特触发器中，当V CC=9V，外接控制电压V CO=5V时，V T+、V T_、ΔV T分别为。
A. 9V，6V，3VB. 6V，3V，3VC. 5V，2.5V，2.5VD. 9V，4.5V，4.5V10. 3位D/A转换器的V REF=―8V，当输入d2d1d0=011时，输出电压为 V。
A. ―3B. 3C. ―24D. 2411、十进制数 16.5对应的二进制数为。
A. 10000.01B. 1000.001 C . 10000.1 D. 11111.112、下列MOS门电路中，可以实现线与的门电路是。
A. 三态门B. OD门C. PMOSD. NMOS13、电路最完善使用最方便的触发器为。
A. SR锁存器B. 边沿触发的触发器C.脉冲触发的触发器D. 电平触发的触发器14、下列编码为有权码的是。
数字电子技术实验练习内容
数字电子技术实验练习内容实验二TTL与非门的应用一、实验内容1.用五个二输入与非门设计一个半加器。
2.用二输入与非门设计一个三开关控制同一灯泡电路,要求三个开关能够独立控制灯泡的亮灭。
3.用一个四输入与非门与三个二输入与非门设计一个电路,实现函数∑,9,8,7,6,5,4(10,)ABCD(mF。
要求只有原变量输入、没有反变量输,14=)11,13,12入。
4.用九个二输入与非门设计一个一位全加器。
二、思考题1.TTL门电路的闲置输入端应如何处理？2.写出影响TTL与非门扇出系数的两个重要参数的概念。
3.TTL门电路的电压传输特点就是什么？实验三CMOS与非门的应用一、实验内容1.用CD4011与非门设计一个同或门电路与一个异或门电路。
2.利用一块CD4011设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯,使之在上楼前,用楼下开关打开电灯,上楼后,用楼上开关熄灭电灯;或者在下楼前,用楼上开关打开电灯,下楼后,用楼下开关熄灭电灯。
3.密码锁共有三个按钮,当三个按钮未按下或第一个按钮单独按下时,锁既不打开也不报警;只有当三个按钮同时按下、或者第一个第二个按钮同时按下、或者第一个第三个按钮同时按下时,锁才能被打开,当按下按钮不属于上述状况时,将发出报警信息。
要求:用两块CD4011设计逻辑电路,使用的与非门数量最少,以达到最佳设计方案。
二、思考题1.CMOS集成电路或门、或非门的闲置输入端如何处理？2.CMOS集成电路的电压传输特性有什么特点？3.CMOS集成与非门、与门的闲置输入端如何处理？实验五组合逻辑电路的设计一、实验内容1.用74LS86与74LS00设计四开关控制同一灯泡电路,要求四个开关能够独立控制灯泡的亮灭。
2.用74LS86、CD4081、CD4071设计一个一位全加器电路。
3.用异或门、与门设计一个半加器电路。
4.用异或门与与非门设计一个一位全加器电路。
二、思考题1.74LS54与或非门的闲置端如何处理？2.写出下列逻辑电路的输出逻辑表达式并化简为最简与或式,说明电路的功能实验六 译码器的应用一、实验内容1.用74LS138与74LS20设计一个半加器电路。
数电实验二、三题目
数电实验二：多功能数字时钟设计
要求实现功能如下：
1.准确计时，以数字形式显示时、分、秒的时间；
2.小时计时要求为“12翻1”，分与秒的计时为60进制；
3.具有校时功能；
4.发挥部分：整点报时功能。
数电实验三：多路抢答器设计
设计要求：
1.同时可供多人参加比赛，从0开始给他们编号，各用一个抢答按钮，第一个按下抢答器
时，数码管显示对应的参赛者编号并报警。
2.给主持人设置一个控制开关，用来控制系统清零和抢答的开始。
3. 抢答器具有数据锁存和显示功能，抢答开始后，若由选手按下抢答器按钮，编号立即锁存，并在LED数码管上显示该选手的编号，同时扬声器发出响声提示，此外，还要封锁输入电路，禁止其他选手抢答。
优先抢答选手的编号一直保持到主持人将系统清零。
数电考试题及答案
数电考试题及答案一、单项选择题（每题2分，共20分）1. 在数字电路中，逻辑“与”运算通常使用哪种逻辑门来实现？A. 非门B. 或门C. 与门D. 异或门答案：C2. 一个触发器可以存储多少位二进制信息？A. 1位B. 2位C. 3位D. 4位答案：A3. 下列哪种类型的门电路可以实现逻辑“或非”运算？A. 与门B. 或门C. 非门D. 异或门答案：B4. 在数字电路中，一个D触发器的输出Q在时钟脉冲的上升沿时如何变化？A. 保持不变B. 翻转状态C. 变为0D. 变为1答案：B5. 一个4位二进制计数器可以计数到的最大数值是多少？A. 15B. 16C. 255D. 256答案：B6. 在数字电路中，逻辑“异或”运算通常使用哪种逻辑门来实现？A. 与门B. 或门C. 异或门D. 与非门答案：C7. 一个JK触发器在J=0，K=1时的输出Q的状态是什么？A. 保持不变B. 翻转状态C. 变为0D. 变为1答案：B8. 一个3线到8线译码器可以产生多少个不同的输出？A. 3B. 8C. 27D. 64答案：B9. 在数字电路中，一个锁存器和一个触发器的主要区别是什么？A. 锁存器可以同步操作，触发器不能B. 触发器可以同步操作，锁存器不能C. 锁存器和触发器没有区别D. 锁存器和触发器都可以异步操作答案：B10. 一个8位寄存器可以存储的最大数值是多少？A. 255B. 256C. 511D. 512答案：A二、填空题（每空1分，共10分）1. 在数字电路中，逻辑“非”运算通常使用______门来实现。
答案：非2. 一个2位二进制计数器可以计数到的最大数值是______。
答案：33. 如果一个触发器的当前状态是1，并且接收到一个时钟脉冲，那么在没有其他输入的情况下，触发器的下一个状态将是______。
答案：14. 一个4线到16线译码器的输出线数量是______。
答案：165. 在数字电路中，一个D触发器的输出Q在时钟脉冲的下降沿时______。
东南大学数字电路实验考试——彩灯显示设计 (1)
数字电路期末考题五一、设计一个简单的四路彩灯显示系统，演示花型为：L1——L4先向左次序点亮再向右次序点亮，即亮暗暗暗——暗亮暗暗——暗暗亮暗——暗暗暗亮——暗暗亮暗——暗亮暗暗——亮暗暗暗……要求：1、简单写出设计过程，画出逻辑电路图。
（30分）2、根据设计搭试电路。
（15分）3、用连续脉冲观察验证结果，并用示波器或者逻辑分析仪观察输入输出波形（给老师检查）（25分）4、绘出输入时钟和输出波形。
（10分）二、简述实验过程中你所用的常见电路故障检查方法。
（20分）数字电路期末考题五一、设计一个简单的四路彩灯显示系统，演示花型为：L1——L4先向左次序点亮再向右次序点亮，即亮暗暗暗——暗亮暗暗——暗暗亮暗——暗暗暗亮——暗暗亮暗——暗亮暗暗——亮暗暗暗……（只能向左不能向右循环演示的；或者只能向右不能向左循环演示的，成绩*0.6） 要求：1、简单写出设计过程，画出逻辑电路图。
（30分）根据题意列出真值表：（5分） CLKL1 L2 L3 L4 第1个1 0 0 0 20 1 0 0 30 0 1 0 40 0 0 1 50 0 1 0 6 0 1 0 0用7490或者触发器设计一个模值为6的计数器（5分），将计数结果送到74138的地址端，则：(10分)1155242431234L Y L Y Y Y Y L Y Y Y Y L Y ==+==+==（若只设计出M6计数器10分，未画接地符号扣2分。
）2、电路搭线符合基本规范（15分）；3、用连续脉冲观察验证结果，并用示波器或者逻辑分析仪观察输入输出波形（给老师检查）（25分）信号源使用（输入信号）：频率的调整，波形的选择正确（5分）；示波器使用：含调零电平，置校准位（模拟示波器），DC耦合，双踪观察，读数（5分），结果正确（15分）或者逻辑分析仪的使用：连接方法正确（包括接地）（5分），结果正确（15分）4、绘出输入时钟和输出波形。
（10分）要求波形相位对齐，至少画满一个周期，波形边沿要画出。
数电实验三数据选择器和译码器应用
数电实验三数据选择器和译码器应用IMB standardization office【IMB 5AB- IMBK 08- IMB 2C】上海电力学院数字电路与数字逻辑院（系）：计算机科学与技术学院实验题目：数据选择器和译码器应用专业年级：学生姓名：学号：一、实验目的和要求：1、了解并掌握集成组合电路的使用方法。
2、了解并掌握仿真（功能仿真及时序仿真）方法及验证设计正确性。
3、使用数据选择器和译码器实现特定电路。
二、实验内容：1.要求用数据选择器74153和基本门设计用3个开关控制1一个电灯的电路，改变任何一个开关的状态都能控制电灯由亮变暗或由暗变亮。
（提示：用变量A、B、C表示三个开关，0、1表示通、断状态；用变量L表示灯，0、1表示灯灭、亮状态。
）画出电路的原理图，将电路下载到开发板进行验证。
根据题意画出真值表如下根据上表，可画出原理图试验现象:当开关断开的数量是奇数时,灯是亮的,除此之外是灭的.2.人的血型有A,B,AB和O这4种，试用数据选择器74153和基本门设计一个逻辑电路，要求判断供血者和受血者关系是否符合下图的关系（提示：可用两个变量的4种组合表示供血者的血型，用另外两个变量的4种组合表示受血者的血型，用Y表示判断的结果）。
画出电路的原理图，通过仿真进行验证。
真值表：根据上表，可画出原理图验证逻辑功能表，仿真结果如下3.试用集成译码器74LS138和基本门实现1位全加器，画出电路连线图，并通过仿真验证其功能。
根据题意画出真值表如下根据上表，可画出原理图.验证逻辑功能表，仿真结果如下4.试用数据选择器74151实现1位全加器电路，画出电路连线图，并通过仿真验证其功能。
原理图.验证逻辑功能表，仿真结果如下图三、实验小结：通过本次试验，我更加了解集成组合电路的使用方法，了解并掌握了仿真包括功能仿真及时序仿真的方法及验证设计正确性。
我还学会使用数据选择器和译码器实现特定电路。
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前? 言数字电路与逻辑设计实验作为电子、信息类专业的学科基础课，是一门重要的实践课程，具有很强的实践性。
当今，现代电子技术飞速发展，电子系统设计方法、手段日新月异，众所周知，电子系统数字化已经成为电子技术和电子设计发展的必然趋势。
为此，我院数字电路与逻辑设计实验课程也进行了相应的教学改革，开展了PLD、CPLD、FPGA等先进的EDA教学内容。
与此同时，经过多年的实践教学总结和资料积累，我们感到要发展和应用先进电子技术，必须掌握牢固学科基础理论和基础应用，这在电子设计不断推陈出新的时代，更显得尤为重要。
本实验指导书是理论教学的延伸，旨在培养和训练学生勤奋进取、严肃认真、理论联系实际的工作作风和科学研究精神。
通过本实验课，夯实数字电子技术基础理论的学习，进一步加强基本实验方法和基本实验技能的掌握，为培养锻炼学生的综合能力、创新素质打下坚实的基础。
本指导书按照教学大纲的要求编写，在前一版的基础上进行了修订，增减了部分内容，精心设计了14个典型的数字电路基础实验范例，基本涵盖了数字电路与逻辑设计课的教学内容。
每个实验均给出了实验目的、预习要求、实验原理、内容、步骤和思考题，所有实验均可在纯硬件或EDA实验环境中完成。
附录部分给出了实验箱的操作使用、实验中所使用到的集成电路管脚图，以及常用逻辑符号对照表，方便学生查阅。
限于编者水平有限，加之编写时间仓促，错误和疏漏之处在所难免，真诚希望各位教师和同学提出批评和改进意见。
实验一? 数字电路实验基础一、实验目的⑴ 掌握实验设备的使用和操作⑵ 掌握数字电路实验的一般程序⑶ 了解数字集成电路的基本知识二、预习要求复习数字集成电路相关知识及与非门、或非门相关知识三、实验器材⑴ 直流稳压电源、数字逻辑电路实验箱、万用表⑵ 74LS00、74LS02、74LS48四、实验内容和步骤1、实验数字集成电路的分类及特点目前，常用的中、小规模数字集成电路主要有两类。
一类是双极型的，另一类是单极型的。
各类当中又有许多不同的产品系列。
⑴ 双极型双极型数字集成电路以TTL电路为主，品种丰富，一般以74（民用）和54（军用）为前缀，是数字集成电路的参考标准。
其中包含的系列主要有：1.标准系列——主要产品，速度和功耗处于中等水平2.LS系列——主要产品，功耗比标准系列低3.S系列——高速型TTL、功耗大、品种少4.ALS系列——快速、低功耗、品种少5.AS系列——S系列的改进型⑵ 单极型单极型数字集成电路以CMOS电路为主，主要有4000／4500系列、40H系列、HC系列和HCT系列。
其显着的特点之一是静态功耗非常低，其它方面的表现也相当突出，但速度不如TTL集成电路快。
TTL产品和CMOS产品的应用都很广泛，具体产品的性能指标可以查阅TTL、CMOS集成电路各自的产品数据手册。
在本实验课程中，我们主要选用TTL数字集成电路来进行实验。
2、TTL集成电路使用注意事项⑴ 外形及引脚TTL集成电路的外形封装与引脚分配多种多样，如附录中所示的芯片封装形式为双列直插式（DIP）。
芯片外形封装上有一处豁口标志，在辨认引脚分配时，芯片正面（有芯片型号的一面）面对自己，将此豁口标志朝向左手侧，则芯片下方左起的第一个引脚为芯片的1号引脚，其余引脚按序号沿芯片逆时针分布。
⑵ 电源每片集成电路芯片均需要供电方能正常使用其逻辑功能，供电电源为+5V单电源。
电源正端（+5V）接芯片的VCC引脚，电源负端（0V）接芯片的GND引脚，两者不允许接反，否则会损坏集成电路芯片。
除极少数芯片（如74LS76）外，绝大多数TTL集成电路芯片的电源引脚都是对角分布，即VCC和GND引脚呈左上右下分布。
⑶ 输出端芯片的输出引脚不允许与+5V和地直接相连，也不允许连接到逻辑开关上，否则会损坏芯片。
但没有使用的输出引脚允许悬空，尽量避免让多余输入端悬空。
除OC门和三态外，不允许将输出端并联使用。
⑷ 芯片安装在通电状态下，不允许安装和拔起集成电路芯片。
否则极易造成芯片损坏。
在使用多个芯片时应当注意芯片的豁口标志朝向一致。
⑸ 芯片混用问题一般情况下，尽量避免混合使用TTL类与CMOS类集成电路。
如需要混合使用时，必须考虑它们之间的电平匹配及驱动能力问题。
碰此种情况时，可以查阅相关资料说明，在此不再赘述。
3、输入与输出信号的加载与观察逻辑电路为二值逻辑，取值只有“0”、“1”两种情况。
对于逻辑电路的输入，用逻辑开关来产生高、低电平，通过导线将开关连接到电路中，即可输入变量的“0”、“1”取值，原理如图1-1所示。
对逻辑电路的输出，实验中用两种器件来进行观察：一种器件是发光二极管，原理如图1-2所示；当输出为高电平时，发光二极管发光；反之，发光二极管，熄灭。
另一种器件是数码显示器，参见附录B“常见集成电路外部引脚”部分。
????????????图1-1 逻辑开关原理图???????????? 图1-2 逻辑电平显示原理图3、逻辑功能测试分别测试一个与非门和一个或非门的逻辑功能，画出实验逻辑图，并将测试结果记录在自制的表中。
（提示：与非门芯片的型号为74LS00，或非门芯片的型号为74LS02。
测试时，输入端分别接2只逻辑开关，以产生输入变量的组合；输出端接到LED上作为结果观察。
测试结果即为与非逻辑、或非逻辑的真值表。
）4、显示电路测试按图1-1连接逻辑电路，在芯片的输入端上依次加上0000～1111的二进制代码，将相应的电路输出显示结果记录到表1-1中。
（试想，实验中为什么需要一块74LS48芯片呢不用芯片只接用逻辑开关与数码管相连行不行）?图1-1? 数码显示器测试电路表1-1? 数码显示器测试结果输入输出D C B A16进制数10进制数显示结果（涂黑）0000??0001??0010??0011??0100??0101??0110??0111??1000??1001??1010??1011??1100??1101??1110??1111??五、思考题⑴ 正逻辑情况下，数字电路中的逻辑“1”、逻辑“0”、高电平、低电平、VCC、GND、+5V、0V之间有什么关系⑵数字电路中的正逻辑与负逻辑有什么不同⑶ 什么是高电平有效和低电平有效什么是最高有效位和最低有效位⑷ BCD码与8421码是等同的吗⑸ 如何将逻辑表达式转化成逻辑电路图或反之实验二? 集成逻辑门电路的逻辑功能一、实验目的⑴ 熟悉TTL集成逻辑门电路的逻辑功能及其特点⑵ 掌握TTL集成逻辑门电路逻辑功能的测试方法⑶ 熟悉TTL集成逻辑门电路之间的逻辑关系二、预习要求⑴ 复习与非门、与门、或门、或非门、与或非门、异或门及三态门的逻辑功能⑵ 复习逻辑代数以及逻辑表达式之间的转换三、实验器材⑴ 直流稳压电源、数字逻辑电路实验箱⑵ 74LS00、74LS02、74LS125四、实验内容和步骤1．TTL门电路无用输入端的处理方法TTL与非门电路和或非门电路的流行符号如图2-1所示，与国家公布的标准符号有一定的区别。
???????图2-1 “与非”门、“或非”门电路符号如果要用与非门（74LS00）和或非门（74LS02）分别构成非门（反相器），应如何实现画出实现非逻辑的电路图。
如果有多余的输入引脚没有使用，在实验中应如何处理2．用“与非”门构成的基本电路用与非门74LS00组成下列门电路，并测试它们的逻辑功能。
⑴；⑵；⑶；⑷；⑸把设计的逻辑电路图画出，然后按电路图接线，对所设计的逻辑电路进行测试，并将测试的结果（即真值表）填入自制的表中。
3．TTL三态门的逻辑功能测试将TTL三态门74LS125和与非门74LS00按图2-2连线，输入端A、B、分别接到3个逻辑开关，输出端Y 接到一个发光二极管。
改变控制端和输入端A、B输入信号的高、低电平，观察输出端的输出状态，将结果填入自制的表中，并分析电路的作用原理。
??????????????????图2-2 “三态”门的测试电路???????????????? 图2-3 思考题电路五、思考题⑴ 若与或非门电路如图2-3所示，要实现功能，多余输入端应如何处理⑵ 想要实现“线与”逻辑，应该使用什么样的逻辑门请画出实现的原理图并加以说明。
实验三? 组合逻辑电路的分析一、实验目的⑴ 熟悉组合逻辑电路的特点及一般分析方法⑵ 熟悉中规模集成组合电路编码器、译码器等器件的基本逻辑功能和简单应用二、预习要求⑴ 复习组合逻辑电路的分析方法⑵ 复习全加器、编码器、译码器三、实验器材⑴ 直流稳压电源、数字逻辑实验箱⑵ 74LS00、74LS48、74LS51、74LS86、74LS138、74LS148四、实验内容和步骤1．全加器的功能测试将74LS86（异或门）、74LS00和74LS51（与或非门）按图3-1连线。
输入端Ai、Bi、Ci-1分别接3个逻辑开关，输出端Si、Ci分别接2个发光二极管。
改变输入端输入信号的状态，观察输出端的输出信号状态，把结果填入自制的表中，并写出输出函数Si、Ci的逻辑表达式（化简）。
2．8线－3线优先编码器的功能测试将8－3线优先编码器74LS148按图3-2接线，其中输入端分别接9个逻辑开关，输出端QC、QB、QA、GS和EO分别接5个发光二极管。
按表3-1改变输入端的输入状态，观察输出端的输出状态并把结果填入表中。
?????????????????????????????????图3-1 全加器的测试电路?????????? 图3-2 8－3线优先编码器电路3．译码器的功能测试⑴ 将二进制3-8线译码器74LS138按图3-3接线。
用逻辑开关输入G1、G2A、G2B、A、B、C等信号，用发光二极管观察输出Y0～Y7状态，并把结果填入表3-2中。
⑵ 将BCD码到七段码译码／驱动器74LS48按图3-4接线。
用逻辑开关输入BCD码的编码信号D、C、B、A，通过七段数码管的显示，观察电路的输出状态，并把结果填入表3-3。
???? ?????????????????????????????????图3-3 3－8译码器电路?????? 图3-4 BCD码－七段码译码／驱动电路注：G2＝G2A＋G2B五、思考题如何用两片74LS138组成4-16线译码器（画出逻辑原理图）实验四? 数据选择器一、实验目的⑴ 熟悉四选一、八选一数据选择器的逻辑功能⑵ 熟悉中规模集成组合电路的分析方法二、预习要求⑴ 复习组合逻辑电路的分析方法⑵ 复习常用中规模组合逻辑器件相关知识三、实验器材⑴ 直流稳压电源、数字逻辑实验箱⑵ 74LS138、74LS151、74LS153四、实验内容和步骤1．四选一数据选择器的测试将四选一数据选择器74LS153按图4-1接线。
B、A、1C3、1C2、1C1、1C0为信号输入端，1Y为相应的信号输出端。