Quartus原理图输入法指南
合集下载
QuartusII使用教程图形输入
骤来复原
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二、在QuartusII6.0环境下建立工程
工程创建时的准备工作
QuartusII通过“工程（Project）”来管理设计文 件，必须为此工程创建一个放置与此工程相关的 所有设计文件的文件夹；
此文件夹名不宜用中文，也最好不要用数字，应 放到磁盘上容易找到的地方，不要放在软件的安 装目录中；
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8
一、准备
1、使用QuartusII软件之前， 请确保软件已正常破解
若启动QuartusII时看到如下界 面，则说明软件尚未正常破解， 需要破解后才能正常使用：
将本机D:\Altera目录下的License.Dat文件 中的MAC号即完成破解;
右图所示为查看本机MAC地址（实际地址） 的方法。
思考题：
1、什么是可编程逻辑器件，简述其优点；
2、简述QuartusII从事本实验项目设计的流程。
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第二部分：QuartusII软件使用
请同学们参照后面的步骤，提前做好预习， 熟悉QuartusII软件的操作环境；
QuartusII软件可到实验中心网站上下载， 要注意它的破解步骤
一、实验目的
1. 学习EDA集成工具软件Quartus II的使用； 2. 学会基于PLD的EDA设计流程； 3. 学会使用原理图设计小型数字电路； 4. 掌握对设计进行综合、仿真和设计下载的方法。
二、实验目仪器及器件
1、实验设备：数字电路实验箱1台 2、实验器件：可编程逻辑器件（背板）
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Execution controls
Floorplan
Compiler report
若QuartusII界面上 To reset views:
QuartusⅡ原理图输入设计法入门
2.编辑输入原理图文件
如图3.21，右侧空白处就是原理图的编辑区
图3.21 图形编辑界面
§ 3.2
比较器的完整原理图
Quartus II原理图输入法
2.编辑输入原理图文件
3.22
比较器的原理图
§ 3.2
1）元件的选择与放置
Quartus II原理图输入法
2.编辑输入原理图文件
双击鼠标的左键，将弹出Symbol对话框，或单击鼠标右键，在弹出的选择 对话框中选择Insert-Symbol，也会弹出该对话框。如图3.23所示P44
四、时序仿真设计文件
Quartus II原理图输入法
• 4.进行功能仿真
– QuartusⅡ软件中默认的是时序仿真，如果进行功能仿 真则需要先对仿真进行设置，步骤如下：
• 1）选择QuartusⅡ主窗口Assignments菜单下的Settings…命 令，可以进入参数设置页面，如下图所示，然后单击 Simulation Settings ，在右边的对话框中的Simulation mode 中选择“Functional”；
图3.25 引脚属性编辑对话框
§ 3.2
Quartus II原理图输入法
2.编辑输入原理图文件
3）设定各输入、输出引脚名 编辑好所有引脚后保存
§ 3.2
三、编译设计图形文件
Quartus II原理图输入法
执行Processing-Start Compilation,如图3.27进行编译
编译结束后会出现错误和警告提示
图3.27 执行编译命令
图3.29 输出信号对输入信 号延时时间报告
• QuartusⅡ软件中的编译类型有全编译和分步编译两种。 • 全编译的过程包括分析与综合（Analysis & Synthesis）、 适配（Fitter）、编程（Assembler）、时序分析 (Classical Timing Analysis)这4个环节，而这4个环节各自 对应相应的菜单命令，可以单独分步执行，也就是分步编 译。
北邮数电实验Quartus原理图输入法设计与实现
北京邮电大学实验报告Quartus原理图输入法设计与实现学院：信息与通信工程学院班级：姓名：学号：一、实验名称：Quartus II 原理图输入法设计二、实验任务要求：1.用逻辑门实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
2.用实验内容一中生成的半加器模块和逻辑门实现一个全加器，仿真验证其功能，并下载到实验板上测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
3. 用3 线-8 线译码器（74LS138）和逻辑门设计并实现相应的函数，仿真验证其功能，并下载到实验板上测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
二．设计思路与过程：真值表：1 1 1 1 1(3)逻辑函数为F=C B A +C B A +C B A +CBA，真值表如下A B C F0 0 0 10 0 1 10 1 0 10 1 1 01 0 0 01 0 1 01 1 0 01 1 1 1运用数字电路中所学习的知识，可以简单设计出半加器，全加器和译码器的实验原理图。
运行并观察仿真结果。
在菜单中选择Pin 项，将自己的输入信号与输出信号与实验板的引脚进行绑定。
将其成功下载后，便可以在实验板上实现相应的功能。
三．实验原理图：1.半加器：2.全加器：3.译码器：四．仿真波形图：1. 半加器：2.全加器：3.译码器：五．仿真波形分析：1. 半加器：半加器是能实现两个1 位二进制数相加求得和数及向高位进位的逻辑电路，加数和被加数分别用a,b 表示，求得的和与向高位进位用变量s,c 来表示。
易得c=ab，s=a⊕b，故只有当a,b 同时为高位时，c才输出高位，只要当a,b 不同时，则s 输出高位。
波形与理论完全符合。
2. 全加器：全加器是实现两个1 位二进制数及低位来的进位相加（即将3 个二进制数相加）求得和数及向高位进位的逻辑电路。
，由其原理易得，s=a⊕b⊕ci ，（a⊕b）c= ci+ab,将理论与波形图对比，完全符合。
QuartusⅡ原理图输入操作基础
4）用鼠标点击单元库前面的加号(+)，库中的元件符号以列表的 方式显示出来，选择所需要的元件符号，该符号显示在Symbol对话 框的右边，点击OK按钮，添加相应元件符号在图像编辑工作区中， 连接原理图。 十六进制同步计数器的原理图 如下：
3.2 输入设计文件
1、原理图输入法－优缺点：
优点：
1）可以与传统的数字电路设计法接轨，即使用传统设计方法得到电 路原理图，然后在QuartusⅡ平台完成设计电路的输入、仿真验证和综合， 最后下载到目标芯片中。 2） 它将传统的电路设计过程的布局布线、绘制印刷电路板、电路焊 接、电路加电测试等过程取消，提高了设计效率，降低了设计成本，减 轻了设计者的劳动强度。
当设计通过编译后选择当设计通过编译后选择quartusquartus主窗口主窗口toolstools菜单菜单下下netlistnetlistviewersviewersrtlviewerrtlviewer命令弹出命令弹出rtlrtl阅读器窗口阅读器窗口3333编译设计文件编译设计文件55rtlrtl阅读器阅读器rtlrtl阅读器窗口图阅读器窗口图3333编译设计文件编译设计文件5rtl阅读器rtl阅读器窗口的右边是过程设计结果的主窗口包括设计电路的模块和连线rtl阅读器的左边是层次列表在每个层次上一树状形式列出了设计电路的所有单元
3.3 编译设计文件
分步编译就是使用对应命令分步执行对应的编译环节， 每完成一个编译环节，生成一个对应的编译报告。分步编 译跟全编译一样分为四步： 1、分析与综合（Analysis & Synthesis） ：设计文件 进行分析和检查输入文件是否有错误，对应的菜单命令是 QuartusⅡ主窗口Process菜单下Start\Start Analysis & Synthesis，对应的快捷图标是在主窗口的工具栏上的 ； 2、适配（Fitter） ：在适配过程中，完成设计逻辑器 件中的布局布线、选择适当的内部互连路径、引脚分配、 逻辑元件分配等，对应的菜单命令是QuartusⅡ主窗口 Process菜单下Start\Start Fitter ；（注：两种编译方式引 脚分配有所区别 ）
3.2 输入设计文件
1、原理图输入法－优缺点：
优点：
1）可以与传统的数字电路设计法接轨，即使用传统设计方法得到电 路原理图，然后在QuartusⅡ平台完成设计电路的输入、仿真验证和综合， 最后下载到目标芯片中。 2） 它将传统的电路设计过程的布局布线、绘制印刷电路板、电路焊 接、电路加电测试等过程取消，提高了设计效率，降低了设计成本，减 轻了设计者的劳动强度。
当设计通过编译后选择当设计通过编译后选择quartusquartus主窗口主窗口toolstools菜单菜单下下netlistnetlistviewersviewersrtlviewerrtlviewer命令弹出命令弹出rtlrtl阅读器窗口阅读器窗口3333编译设计文件编译设计文件55rtlrtl阅读器阅读器rtlrtl阅读器窗口图阅读器窗口图3333编译设计文件编译设计文件5rtl阅读器rtl阅读器窗口的右边是过程设计结果的主窗口包括设计电路的模块和连线rtl阅读器的左边是层次列表在每个层次上一树状形式列出了设计电路的所有单元
3.3 编译设计文件
分步编译就是使用对应命令分步执行对应的编译环节， 每完成一个编译环节，生成一个对应的编译报告。分步编 译跟全编译一样分为四步： 1、分析与综合（Analysis & Synthesis） ：设计文件 进行分析和检查输入文件是否有错误，对应的菜单命令是 QuartusⅡ主窗口Process菜单下Start\Start Analysis & Synthesis，对应的快捷图标是在主窗口的工具栏上的 ； 2、适配（Fitter） ：在适配过程中，完成设计逻辑器 件中的布局布线、选择适当的内部互连路径、引脚分配、 逻辑元件分配等，对应的菜单命令是QuartusⅡ主窗口 Process菜单下Start\Start Fitter ；（注：两种编译方式引 脚分配有所区别 ）
第2章 Quartus II原理图输入
作者: 苏莉萍
陈东
廖超平
2．建立工程项目 运行Quatrus II软件,执行File => New Project Wizad 命令,建立工程。如下图示。
EDA技术与VHDL实用教程
作者: 苏莉萍
陈东
廖超平
在图2-2界面中点击Next按扭。
EDA技术与VHDL实用教程
作者: 苏莉萍
陈东
(3)设置仿真时间
(4)设置栅格的大小
(5)设置输入信号的波形 (6)保存文件，保存名为默认名 (7)进行功能仿真
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作者: 苏莉萍
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一、建立工程文件夹
1．新建一个文件夹作为工程项目目录
首先在计算机中建立一个文件夹作为工 程项目目录，此工程目录不能是根目录 ，比如D:，只能是根目录下的目录，比 如D:\EDA_book\code\Chapter2\ BiJiaoQi
EDA技术与VHDL实用教程
重点和难点
Quartus II原理图输入法
EDA技术与VHDL实用教程
作者: 苏莉萍
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廖超平
引
言
本书介绍的FPGA/CPLD开发软件选用 Altera 公司的Quartus II，原理图输入设 计法是Quartus II的重要输入设计法，本 章讨论原理图输入设计法的基本知识，在 第三章再对原理图输入设计法作进一步的 深入讨论。 本章先介绍Quartus II原理图输入法的 文件建立、文件编辑、文件编译和文件仿 真方法，然后再介绍Quartus II 的器件编 程方法。
作者: 苏莉萍 陈东 廖超平
EDA技术与VHDL实用教程
第2章 Quartus II原理图输入 设计法入门
第2章 Quartus II原理图输入
EDA技术与VHDL实用教程 EDA技术与VHDL实用教程
作者: 作者: 苏莉萍
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廖超平
这是选择其它EDA工具的对话框，我们使用 工具的对话框， 这是选择其它 工具的对话框 Quatrus II的集成环境进行开发，因此不作任何 的集成环境进行开发， 的集成环境进行开发 改动。 改动。按Next进入工程的信息总概对话框如下 进入工程的信息总概对话框如下 按钮就建立了一个空的工程项目。 图。按Finish按钮就建立了一个空的工程项目。 按钮就建立了一个空的工程项目
EDA技术与VHDL实用教程 EDA技术与VHDL实用教程
作者: 作者: 苏莉萍
陈东
廖超平
一、编程硬件与编程模式 所使用的Altera 编程硬件可以是 Master 所使用的 Blaster、ByteBlasterMV、ByteBlaster 、 、 II 或USB-Blaster 下载电缆或 Altera 编程 单元 (APU)。国内许多开发板和实验箱使 。 用ByteBlasterMV或ByteBlaster II下载电 或 下载电 缆。具体情况请查看所使用的开发板和实 验箱的有关所明。 验箱的有关所明。
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一、建立工程文件夹 1．新建一个文件夹作为工程项目目录 ． 首先在计算机中建立一个文件夹作为工 程项目目录， 程项目目录，此工程目录不能是根目录 比如D:，只能是根目录下的目录， ，比如 ，只能是根目录下的目录，比 如D:\EDA_book\code\Chapter2\ BiJiaoQi
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作者: 作者: 苏莉萍
第2章 Quartus II原理图输入
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二、编辑设计图形文件
1． 建立原理图文件 ▪ 执行File => New命令，弹出新建文件对话
框如图。
2ED0A2技0术/与1V2H/D2L实用教程
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▪ 如上图示，Quatrus II支持五种设计输入法 文件：“AHDL File”是AHDL文本文件； “Block Diagram/Schematic File”是流程 图和原理图文件，简称原理图文件；“EDIF File”是网表文件；“Verilog HDL File”是 Verilog HDL文本文件；“VHDL File”是 VHDL文本文件。选择“Block Diagram/ Schematic File”，按OK即建立一个空的原 理图文件。
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▪ 按Next按钮，出现添加工程文件的对话框如图
2ED0A2技0术/与1V2H/D2L实用教程
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▪ 若原来已有文件，可选择，这里直接按Next 进行下一步，选择FPGA器件的型号如图示。
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▪ 这是选择其它EDA工具的对话框，我们使用 Quatrus II的集成环境进行开发，因此不作任何 改动。按Next进入工程的信息总概对话框如下 图。按Finish按钮就建立了一个空的工程项目。
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Quartus原理图输入法指南
提示： *需提前拷贝好文件 (.bdf或.gdf) *仅拷贝所需文件 *拷贝到工程目录中 *文件被调用时默认 已加入工程文件
3
3、选择所用FPGA型号，单击Next
提示： *下载与之有关 *课程实验台中 芯片为Cyclone的 EP1C6Q2单击Next
*可给连接线命名，源处、目标处同名表示已实现连接
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⑶输入/输出管脚的设定 *按需选择input、output元件，并与相应元件管脚连接 *对所有input、output元件进行命名
提示： *命名尽量简明 *Node、Bus、Conduit 的命名规则不同 *其它元件实例名亦可 修改
3、保存原理图设计文件 从菜单File→Save进入、或使用工具条，可保存文件
☆编译是相对工程文件而言的，必须先打开工程文件！ 1、设置顶层文件
*在窗口Project Navigator→Files中，选中目标文件后、 点击鼠标右键，即可设置为顶层文件
*进入菜单Project，亦可将当前编辑文件设置为顶层文件
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2、编译顶层文件 *选择菜单Processing→Compiler Tool后，点击Start即可
待换
24
⑶选择编程模式及配置文件 *在编程窗口Mode栏中，选择JTAG模式 *核对下载文件路径及文件名，可用Add File手工选择 *选中下载文件的Program/Configure复选框
待换
25
⑷配置下载 *在编程窗口中，单击Start，对目标FPGA器件配置下载
待换
*下载失败时，根据提示的错误信息，作相应处理 *下载成功后，即可进行所设计电路的硬件调试、测试
*在编辑区可移动元件，放置到合适的位置
8
⑵元件的连接 *根据源处/目标处管脚类型，使工具箱相应连接线有效 *在源处按下鼠标左键、移至目标处、松开鼠标左键即可
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
6
二、形成原理图设计文件
1、建立原理图设计文件 从菜单File→New进入，在6种设计输入法中选择原理图输 入法，单击OK，即可进入原理图编辑器
提 示 ： 硬 件 实 验 课 程 要 求 如 此
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2、编辑原理图设计文件 ⑴元件的选择与放置 *可在Symbol对话框中选择元件，单击OK
提示： *弹出Symbol方法：双 击鼠标左键、工具条… *元件库包含系统库和 Project库两类 *Project库由用户自定 义符号文件(.bsf)组成 *亦可在编辑区用Copy 及Paste命令实现选择
*在编辑区可移动元件，放置到合适的位置管脚类型，使工具箱相应连接线有效 *在源处按下鼠标左键、移至目标处、松开鼠标左键即可
提示： *连接线有3种：Node、 Bus、Conduit *所连接的源端、目标 端元件管脚类型应相同 *应避免移动元件时产 生多余交叉点 *工具箱有多种功能
提示： 修改原理图文件 后，必须重新编译、 生成仿真网表
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⑵进行功能仿真 *在对话框的Simulator input中输入仿真波形文件名 *在对话框中单击Start，即可开始功能仿真 *在对话框中单击Report，可查看、核对输出波形
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五、对原理图设计文件进行硬件测试
1、器件设置及引脚锁定
⑴器件设置 [该步骤可缺省] *从菜单Assignments→Device进入，可重新选择器件 *单击Device & Pin Options…，可配置Unused Pins状态等
提示： 有多种方法 触发编译开始
*编译结束时，会报告警告或错误的统计情况 *编译出错时，按Message提示修改错误，直至编译通过
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四、对原理图设计文件进行时序仿真
1、建立用于仿真的波形文件
⑴进入波形文件编辑器 选择菜单File→New，在对话框的Other Files中选择 Vector Waveform File后，即可进入
Quartus II原理图输 入法指南
一、建立工程文件
1、填写工程目录名及工程文件名，可从菜单File→
New Project Wizard进入，完成后单击Next
提示： 可能会弹出 与工程文件或 工程目录有关 的询问对话框
2
2、添加所需原始设计文件到工程文件中，单击Next
提示： *需提前拷贝好文件 (.bdf或.gdf) *仅拷贝所需文件 *拷贝到工程目录中 *文件被调用时默认 已加入工程文件
※该步骤可省略，缺省值为1us及10ns
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3、设置波形文件的输入波形信号
*选中工具箱的Zoom Tool，可调整Period的显示宽度 *选择并设置各个输入管脚的信号波形
提示： 管脚可以分组， 以简化设置信号值 的繁杂程度 (Edit→Grouping)
*将设置的波形信号，保存到文件中
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4、进行功能仿真 ⑴生成功能仿真网表 *选择菜单Processing→Simulator Tool，弹出相应对话框 *在对话框中选择Functional后，单击Generate Functional Simulation Netlist，即可生成功能仿真网表
3
3、选择所用FPGA型号，单击Next
提示： *下载与之有关 *课程实验台中 芯片为Cyclone的 EP1C6Q240C8
4
4、添加准备使用的新EDA工具，单击Next
提示： 通常只需要 使用Quartus 提供的EDA工 具
5
5、查看、确认所建立的工程文件信息，单击Finish
提示： 此时建立的 只是一个空的 工程文件
*回到Insert Node or Bus对话框，点击OK即可完成选择
*保存文件，即可实现波形文件(.vwf)的建立
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2、设置波形文件的仿真时间
*选中工具箱的Attach window，可显示波形文件编辑器菜单 *选择菜单Edit→End Time，在对话框中可设置结束时间 *选择菜单Edit→Grid Size，在对话框中可设置时间单位
*单击Hardware Setup，弹出Hardware Setup对话框
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*单击Add Hardware，在所弹出对话框的Hardware type中 选择ByteBlasterMV or ByteBlasterⅡ
待换
提示： 未连接电 缆或断开实 验箱电源时， 将会出现异 常
*回到编程窗口，其第一行将显示相应的硬件类型信息
待换
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⑶选择编程模式及配置文件 *在编程窗口Mode栏中，选择JTAG模式 *核对下载文件路径及文件名，可用Add File手工选择 *选中下载文件的Program/Configure复选框
待换
25
⑷配置下载 *在编程窗口中，单击Start，对目标FPGA器件配置下载
待换
*下载失败时，根据提示的错误信息，作相应处理 *下载成功后，即可进行所设计电路的硬件调试、测试
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2、编程下载设计文件
--只介绍JTAG编程模式
JTAG模式可用编译好的SOF文件直接对FPGA器件进行配置
⑴连接硬件 *断开实验箱电源，用ByteBlasterMV或ByteBlasterⅡ下载 电缆连接好计算机并口与实验箱的开发板，然后打开电源 ⑵设置编程器 --初次安装或改变下载电缆时 *选择菜单Tools→Programer，进入编程窗口
⑵引脚锁定
*从菜单Assignments→Device进入，进入Pin Planner
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*在Pin Planner中，针对原理图所有管脚[即Node Name]， 依次双击对应的Location栏，在出现的下拉列表中选择合适的
器件引脚
*保存引脚锁定信息至文件，可使用工具条、或从菜单进入
*再编译一次，把引脚锁定信息编译到下载文件中 (.sof或.pof)
*可给连接线命名，源处、目标处同名表示已实现连接
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⑶输入/输出管脚的设定 *按需选择input、output元件，并与相应元件管脚连接 *对所有input、output元件进行命名
提示： *命名尽量简明 *Node、Bus、Conduit 的命名规则不同 *其它元件实例名亦可 修改
3、保存原理图设计文件 从菜单File→Save进入、或使用工具条，可保存文件
☆编译是相对工程文件而言的，必须先打开工程文件！ 1、设置顶层文件
*在窗口Project Navigator→Files中，选中目标文件后、 点击鼠标右键，即可设置为顶层文件
*进入菜单Project，亦可将当前编辑文件设置为顶层文件
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2、编译顶层文件 *选择菜单Processing→Compiler Tool后，点击Start即可
En d
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⑵选择所需的输入输出管脚 *在Name区域对应右键菜单中，从Insert打开Insert Node or Bus对话框，单击Node Finder
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*在Node Finder对话框中，单击List后，可从左边选择所 需的输入输出管脚到右边
提示： *只可对顶层 文件建立仿真 文件 *Filter可决 定Nodes Found 的内容
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4、生成原理图符号文件 *选择菜单File→Create/Update→Create Symbol Files
for Current File，将弹出文件名对话框
*编辑文件名并保存为文件
提示：*Symbol的Project库由该类文件组成 *该类文件应该在编译/仿真正确后生成
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三、编译原理图设计文件