3线8线数据分配器

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74ls138功能介绍

74ls138功能介绍

74ls138功能介绍74ls138引脚图74HC138管脚图:74LS138为3 线-8 线译码器,共有54/74S138和54/74LS138两种线路结构型式,其工作原理如下:当一个选通端(G1)为高电平,另两个选通端(/(G2A)和/(G2B))为低电平时,可将地址端(A、B、C)的二进制编码在一个对应的输出端以低电平译出。

利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器;若外接一个反相器还可级联扩展成32 线译码器。

若将选通端中的一个作为数据输入端时,74LS138还可作数据分配器用与非门组成的3线-8线译码器74LS1383线-8线译码器74LS138的功能表无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚,任何时刻要么全为高电平1—芯片处于不工作状态,要么只有一个为低电平0,其余7个输出引脚全为高电平1。

如果出现两个输出引脚同时为0的情况,说明该芯片已经损坏。

当附加控制门的输出为高电平(S=1)时,可由逻辑图写出由上式可以看出,同时又是这三个变量的全部最小项的译码输出,所以也把这种译码器叫做最小项译码器。

71LS138有三个附加的控制端、和。

当、时,输出为高电平(S=1),译码器处于工作状态。

否则,译码器被禁止,所有的输出端被封锁在高电平,如表3.3.5所示。

这三个控制端也叫做“片选”输入端,利用片选的作用可以将多篇连接起来以扩展译码器的功能。

带控制输入端的译码器又是一个完整的数据分配器。

在图3.3.8电路中如果把作为“数据”输入端(同时),而将作为“地址”输入端,那么从送来的数据只能通过所指定的一根输出线送出去。

这就不难理解为什么把叫做地址输入了。

例如当=101时,门的输入端除了接至输出端的一个以外全是高电平,因此的数据以反码的形式从输出,而不会被送到其他任何一个输出端上。

【例3.3.2】试用两片3线-8线译码器74LS138组成4线-16线译码器,将输入的4位二进制代码译成16个独立的低电平信号。

74ls138管脚图及功能

74ls138管脚图及功能

74ls138引脚图-74ls138管脚图及功能真值表74ls138引脚图74HC138管脚图:74LS138为3 线-8 线译码器,共有54/74S138和54/74LS138两种线路结构型式,其工作原理如下:当一个选通端(G1)为高电平,另两个选通端(/(G2A)和/(G2B))为低电平时,可将地址端(A、B、C)的二进制编码在一个对应的输出端以低电平译出。

利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器;若外接一个反相器还可级联扩展成32 线译码器。

若将选通端中的一个作为数据输入端时,74LS138还可作数据分配器用与非门组成的3线-8线译码器74LS1383线-8线译码器74LS138的功能表无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚,任何时刻要么全为高电平1—芯片处于不工作状态,要么只有一个为低电平0,其余7个输出引脚全为高电平1。

如果出现两个输出引脚同时为0的情况,说明该芯片已经损坏。

当附加控制门的输出为高电平(S=1)时,可由逻辑图写出由上式可以看出,同时又是这三个变量的全部最小项的译码输出,所以也把这种译码器叫做最小项译码器。

71LS138有三个附加的控制端、和。

当、时,输出为高电平(S=1),译码器处于工作状态。

否则,译码器被禁止,所有的输出端被封锁在高电平,如表3.3.5所示。

这三个控制端也叫做“片选”输入端,利用片选的作用可以将多篇连接起来以扩展译码器的功能。

带控制输入端的译码器又是一个完整的数据分配器。

在图3.3.8电路中如果把作为“数据”输入端(同时),而将作为“地址”输入端,那么从送来的数据只能通过所指定的一根输出线送出去。

这就不难理解为什么把叫做地址输入了。

例如当=101时,门的输入端除了接至输出端的一个以外全是高电平,因此的数据以反码的形式从输出,而不会被送到其他任何一个输出端上。

【例3.3.2】试用两片3线-8线译码器74LS138组成4线-16线译码器,将输入的4位二进制代码译成16个独立的低电平信号。

74ls138管脚图及功能真值表

74ls138管脚图及功能真值表

74ls138引脚图74HC138管脚图:74LS138为3 线-8 线译码器,共有54/74S138和54/74LS138两种线路结构型式,其工作原理如下:当一个选通端(G1)为高电平,另两个选通端(/(G2A)和/(G2B))为低电平时,可将地址端(A、B、C)的二进制编码在一个对应的输出端以低电平译出。

利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器;若外接一个反相器还可级联扩展成32 线译码器。

若将选通端中的一个作为数据输入端时,74LS138还可作数据分配器用与非门组成的3线-8线译码器74LS1383线-8线译码器74LS138的功能表无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚,任何时刻要么全为高电平1—芯片处于不工作状态,要么只有一个为低电平0,其余7个输出引脚全为高电平1。

如果出现两个输出引脚同时为0的情况,说明该芯片已经损坏。

当附加控制门的输出为高电平(S=1)时,可由逻辑图写出由上式可以看出,同时又是这三个变量的全部最小项的译码输出,所以也把这种译码器叫做最小项译码器。

71LS138有三个附加的控制端、和。

当、时,输出为高电平(S=1),译码器处于工作状态。

否则,译码器被禁止,所有的输出端被封锁在高电平,如表3.3.5所示。

这三个控制端也叫做“片选”输入端,利用片选的作用可以将多篇连接起来以扩展译码器的功能。

带控制输入端的译码器又是一个完整的数据分配器。

在图3.3.8电路中如果把作为“数据”输入端(同时),而将作为“地址”输入端,那么从送来的数据只能通过所指定的一根输出线送出去。

这就不难理解为什么把叫做地址输入了。

例如当=101时,门的输入端除了接至输出端的一个以外全是高电平,因此的数据以反码的形式从输出,而不会被送到其他任何一个输出端上。

【例3.3.2】试用两片3线-8线译码器74LS138组成4线-16线译码器,将输入的4位二进制代码译成16个独立的低电平信号。

2020年智慧树知道网课《数字电子技术(山东联盟--泰山学院)》课后章节测试满分答案1

2020年智慧树知道网课《数字电子技术(山东联盟--泰山学院)》课后章节测试满分答案1

第一章测试1【单选题】(10分)十六进制数(7C)16转换为等值的十进制、二进制和八进制数分别为()。

A.(123)10(1111100)2(173)8B.(124)10(1111100)2(173)8C.(123)10(1111101)2(174)8D.(124)10(1111100)2(174)82【单选题】(10分)最小项A′BC′D的逻辑相邻最小项是()。

A.A′BCD′B.AB′CDC.ABCD′D.A′BCD3【单选题】(10分)已知下面的真值表,写出逻辑函数式为()。

A.Y=A′B+ABB.Y=A′B+AB′C.Y=AB+A′BD.Y=A′B′+AB4【判断题】(10分)因为逻辑表达式A+B+AB=A+B成立,所以AB=0成立。

()A.对B.错5【单选题】(10分)4个不同进制的数376.125D、567.1O、110000000B、17A.2H,按大小排列的次序为A.17A.2H>110000000B>576.1O>376.125DB.376.125D>567.1O>110000000B>17A.2HC.567.1O>110000000B>17A.2H>376.125DD.110000000B>17A.2H>376.125D>576.1O6【单选题】(10分)示波器测得的波形如图所示,以下哪个真值表符合该波形A.B.C.D.7【单选题】(10分)示波器测得的波形如图所示,以下哪个函数式符合该波形A.F=(A+B)’B.F=(AB)’C.F=ABD.F=A+B8【单选题】(10分)用卡诺图将下式化简为最简与或函数式,正确的是Y(A,B,C,D)=∑m(2,3,7,8,11,14)+∑d(0,5,10,15)A.Y=CD+B'D'+ACB.Y=CD+B'C'D'+ACD'+A'B'CC.Y=CD+ACD'+A'B'C+AB'CD.Y=CD+CD'+A'B'C9【多选题】(10分)已知逻辑函数F=AC+BC'+A'B,以下叙述正确的有A.逻辑函数的最简与或式为F=AC+BB.逻辑函数的与非式为F=((AC)'(BC')'(A'B)')'C.逻辑函数的反函数表达式为F'=(A'+C')∙(B'+C)∙(A+B')D.逻辑函数的最简与或式为F=AC+A'B10【多选题】(10分)逻辑函数Y=A'B'C'D+A'BD'+ACD+AB',其最小项之和的形式正确的是A.Y=A'B'C'D+A'BC'D'+A'BCD'+AB'CD+ABCD+AB'C'D+AB'C'D'B.Y=∑(1,4,6,8,9,10,11,15)C.Y=m1+m4+m6+m8+m9+m10+m11+m15D.Y=A'B'C'D+A'BC'D'+A'BCD'+AB'CD+ABCD+AB'CD'+AB'C'D+AB'C'D'第二章测试1【判断题】(10分)组合逻辑电路通常由门电路和寄存器组合而成。

数据选择和分配器

数据选择和分配器

S1 — 数据输入(D)
Y 0 ~ Y 7 — 数据输出( D)
S2 、S3 — 使能控制端
S2 S3 0时, 实现数据分配器的功能 。
S3 — 数据输入(D) Y 0 ~ Y 7 — 数据输出( D) S1 、S2 — 使能控制端 S1 1 , S 2 0时 , 实现数据分配器的功能 。
四、用数据选择器实现组合逻辑函数
1ST = 1 时,禁止数据
0 0
00××× 00×××
0 1
0 1
1D0
选择器工作,输出 1Y = 0。
0 0
01×× 01××
0 1
× ×
0 1
1D1
1ST = 0 时,数据选择 器工作。输出哪一路数据 由地址码 A1 A0 决定。
0 1 0 × 0 × ×0 0 1 0 × 1 × × 1 1D2 0 1 1 0 × × ×0 0 1 1 1 × × × 1 1D3
数据输出
数据
输入 D
1 路-4 路 数据分配器
选择控制
A1 A0

A1 A0 Y0 Y1 Y2 Y3
0 0 D0 0 0
值 0 1 0 D0 0
表 1 0 0 0D 0
1 1 0 0 0D
Y0 D A1 A0

Y1 D A1 A0

Y2 D A1 A0 Y3 D A1 A0

Y0 Y1 Y2 Y3
1 C1
1 D2 D3
令 A1 = A, A0 = B 则 D0 = 0 D1 =D2 = C D3 = 1
(4)画连线图(略)
用数据选择器实现函数 Z m 3,4,5,6,7,8,9,10,12,14
[解] (1) n = k-1 = 4-1 = 3 用 8 选 1 数据选择器 74LS151

译码器 数据分配器

译码器 数据分配器

译码器/数据分配器一、译码器的定义及功能1. 定义:具有译码功能的逻辑电路称为译码器。

译码即编码的逆过程,将具有特定意义的二进制码进行辨别,并转换成控制信号。

2. 分类:3. 功能:二进制译码器一般原理图一个n→2n译码器结构如上图,n个输入端,2n个输出端。

它是一个多输出逻辑组合电路,对每种可能的输入条件,有且仅有一个输出信号为逻辑“1”,所以我们可以把它当作最小项产生器,一个输出就相应于提取一个最小项。

4. 译码器电路结构:首先我们先来分析两输入译码器结构,由于2输入变量A、B共有4种不同状态的组合,因而可以译出4个输出信号,所以简称为2/4线译码器。

2线-4线译码器逻辑图由图可以写出输出端逻辑表达式:根据输出逻辑表达式可以列出功能表。

由表可知,时无论A、B为何种状态,输出全为1,译码器处于非工作状态。

而当时,对应于AB 的某种状态组合,其中只有一个输出量为0,其余各输出量均为1。

例如:AB=0时,输出Y0=0,Y1~Y3=1,由此可见,译码器是通过输出端的逻辑电平来识别不同的代码。

在我们讲述的这种结构中,输出0表示有效电平,所以就叫做低电平有效。

2线-4线译码器功能表二、集成电路译码器1.74138集成译码器下图为常用的集成译码器74LS138的逻辑图和引脚图。

由图可知该译码器有3个输入A、B、C,它们共有8种状态的组合,既可译出8个输出信号Y0~Y7,故该译码器称为3线-8线译码器。

该译码器还设置了G1,G2A,G2B三个使能输入端。

74LS138集成译码器逻辑图和引脚图74LS138集成译码器的功能表2. 7442二一—十进制译码器这种译码器在代码转换中经常使用到,因为人们不习惯于直接识别二进制数,但如果在电路输入或输出端把它们译成十进制数就可解决。

我们学过8421BCD码,对应于0~9的十进制数由四位二进制数0000~1001来表示。

因此,这种译码器应有四个输入端,十个输出端。

下面给出7442的逻辑图和引脚图以及功能表。

数字电子技术基础第三版第三章答案

数字电子技术基础第三版第三章答案
在数字电路中,需要将数字量的代码经过译码,送到数字显示器显示。能把数字量翻译成数字显示器能识别的译码器称为数字显示译码器,常用的有七段显示译码器。
题3.10数据选择器和数据分配器各具有什么功能?若想将一组并行输入的数据转换成串行输出,应采用哪种电路?
答:数据选择器根据控制信号的不同,在多个输入信号中选择其中一个信号输出。数据分配器则通过控制信号将一个输入信号分配给多个输出信号中的一个。若要将并行信号变成串行信号应采用数据选择器。
试设计符合上述要求的逻辑电路(器件不限)。
解:题目中要求控制信号对不同功能进行选择,故选用数据选择器实现,分析设计要求,得到逻辑表达式:

4选1数据选择器的逻辑表达式:

对照上述两个表达式,得出数据选择器的连接方式为:
A0=C1,A1=C2, , , , 。
根据数据选择器的连接方程,得到电路如习题3.3图所示。
1
0
0 0
1 0 0 0
1
0
1 0
1 0 0 1
1
1
1 1
1 0 1 0
1
1
0 1
1 0 1 1
1
0
0 0
1 1 0 0
0
0
1 1
1 1 0 1
0
1
1 0
1 1 1 0
0
1
1 0
1 1 1 1
0
0
0 1
(3)由真值表,作函数卡诺图如习题3.1图(b)所示。
卡诺图化简函数,得到最简与或式:
变换F2的表达式
(2)定义逻辑变量0、1信号的含义。无论输入变量、输出变量均有两个状态0、1,这两个状态代表的含义由设计者自己定义。
(3)再根据设计问题的因果关系以及变量定义,列出真值表。

74LS138管脚功能的主要 介绍

74LS138管脚功能的主要 介绍

74ls138引脚图74HC138管脚图:74LS138为3 线-8 线译码器,共有54/74S138和54/74LS138两种线路结构型式,其工作原理如下:当一个选通端(G1)为高电平,另两个选通端(/(G2A)和/(G2B))为低电平时,可将地址端(A、B、C)的二进制编码在一个对应的输出端以低电平译出。

利用G1、/(G2A)和/(G2B)可级联扩展成24 线译码器;若外接一个反相器还可级联扩展成32 线译码器。

若将选通端中的一个作为数据输入端时,74LS138还可作数据分配器用与非门组成的3线-8线译码器74LS1383线-8线译码器74LS138的功能表无论从逻辑图还是功能表我们都可以看到74LS138的八个输出引脚,任何时刻要么全为高电平1—芯片处于不工作状态,要么只有一个为低电平0,其余7个输出引脚全为高电平1。

如果出现两个输出引脚同时为0的情况,说明该芯片已经损坏。

当附加控制门的输出为高电平(S=1)时,可由逻辑图写出由上式可以看出,同时又是这三个变量的全部最小项的译码输出,所以也把这种译码器叫做最小项译码器。

71LS138有三个附加的控制端、和。

当、时,输出为高电平(S=1),译码器处于工作状态。

否则,译码器被禁止,所有的输出端被封锁在高电平,如表3.3.5所示。

这三个控制端也叫做“片选”输入端,利用片选的作用可以将多篇连接起来以扩展译码器的功能。

带控制输入端的译码器又是一个完整的数据分配器。

在图3.3.8电路中如果把作为“数据”输入端(同时),而将作为“地址”输入端,那么从送来的数据只能通过所指定的一根输出线送出去。

这就不难理解为什么把叫做地址输入了。

例如当=101时,门的输入端除了接至输出端的一个以外全是高电平,因此的数据以反码的形式从输出,而不会被送到其他任何一个输出端上。

【例3.3.2】试用两片3线-8线译码器74LS138组成4线-16线译码器,将输入的4位二进制代码译成16个独立的低电平信号。

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3线-8线数据分配器
08电信2班成员:罗俊麦文清徐宇詹天文张广平
一.电路名称
3线-8线数据分配器
二.电路功能及I/O口介绍
数据分配器的功能是将一路输入数据从多个输出通道中选择一个通道输出。

输入信号是一路数据D和三个地址输入端A2、A1、A0;输出信号是八路数据Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7。

数据可以是一位二进制数,也可以是多位二进制数。

四.程序代码
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY DEMUX IS
PORT(
D :IN STD_LOGIC_VECTOR(7 DOWNTO 0);
A : IN STD_LOGIC_VECTOR(2 DOWNTO 0);
Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7 : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
);
end DEMUX;
ARCHITECTURE STR OF DEMUX IS
BEGIN
PROCESS(D,A)
BEGIN
Y0 <= "00000000"; Y1 <= "00000000"; Y2 <= "00000000";Y3 <= "00000000";Y4 <= "00000000";
Y5 <= "00000000";Y6 <= "00000000";Y7 <= "00000000";
CASE A IS
WHEN "000" => Y0 <= D;
WHEN "001" => Y1 <= D;
WHEN "010" => Y2 <= D;
WHEN "011" => Y3 <= D;
WHEN "100" => Y4 <= D;
WHEN "101" => Y5 <= D;
WHEN "110" => Y6 <= D;
WHEN "111" => Y7 <= D;
END CASE;
END PROCESS;
END STR;
五.仿真结果
六.心得体会及建议
麦文清:这次实验做了3-8数据分配器,原理跟2-4数据分配器相似,程序写起来也比较得心应手,所以这次实验算是比较顺利。

对于EDA ,我觉得应着重理解其使用方法和技巧,不要局限于程序的调试通过,要理解程序语句对芯片的控制作用,能看懂仿真波形图。

课本给出了很多实验程序,应用很广泛,但实验学时有限,如果能有更多时间,相信效果会不错。

罗俊:这次EDA大作业我们自选了3-8数据分配器为作业内容,数据分配器的原理与3-8译码器的原理基本相似,故理解该程序的工作是比较容易的。

通过这次大作业,巩固了我对VHDL中程序的结构,对PROCESS函数更加理解,学会运用了case-when语句。

对于整体EDA的教学,感觉整体效果可以,理论与实践相结合,理论的学习的同时,得到了比较到位的实践经验,对EDA的学习是很有成效的。

在日后的学习中,希望能够直接上机上课,即使是在讲授理论知识;我认为,讲授理论知识的同时,可以有一定时间的动手实践,会对该EDA课程容易接受并且对教学内容记忆深刻,能够理论与实操的共同提升的双赢状况。

詹天文:我觉得对于教学内容,要和实际应用相结合,使学生更加容易认识到所学内容的意义,采取一种积极主动、刻苦的态度去学习,同时会使学生在发现探询当中学习,这样往往会有更深刻的印象,并且更容易理解学习的内容。

并且要充分相信学生的能力,不要替学生做实验,应善于引导和启发,不致使学生遇到困难中途放弃。

此外课程考核电路设计题目可以在课程开始就公布,这样使学生有一个学习努力的目标。

始终围绕设计题目具体展开,促使学生自己翻阅相关参考资料,积极准备,拓展知识面。

不仅课上学习,课余也投入精力。

徐宇:此次EDA大作业,反映我们对第2章VHDL硬件描述语言的掌握程度如何。

这次我们选择的3-8数据分配器题目,是在书本例题的基础上作小小改动,涵盖第2章中的几个知识点,比如块(BLOCK)语句中的CASE-WHEN语句,VHDL高级语句中的进程(PROCESS)语句。

通过这次设计,我们初步掌握了常见的组合逻辑电路设计,熟悉了VHDL硬件描述语言语音中的各类型分支语句。

此门课程是理论与实践相结合比较紧密的课程,老师在教会我们理论知识的同时,也给了我们很多动手操作和上台演示的机会。

不过局限于实验仪器的数量和实验室的时间安排,在课堂上并非每一位同学都能有足够的时间进行独立操作。

再加上课下的大作业又是几个人的小组合作,存在一部分同学并未真正掌握该门课的核心内容和独立进行大作业操作的能力。

因此我建议,大作业分组可以2位同学一组,这样可以让那些课上独立操作机会较少的同学在课下能够充分练习软件的操作。

张广平:在上次的大作业中熟悉了该软件的操作,在这次作业中就比较快捷和熟练的完成大作业,无论是编写还是编译遇到的问题都少了许多。

这学期已经过了大半,关于EDA的理论知识已经基本了解,不过经常会把文件名和实体相同会忘记,不过很快就解决了,由于现在做的题目较为简单,所以遇到的问题不多。

希望以后的题目难度循序的提升,这样对我们的能力得以提升大有帮助,希望早点能把自己写的程序烧写到芯片中,看看芯片功能的强大之处,这样也能激发我们学习的兴趣。

希望以后去实验室的机会能够多一点。

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