异步清零
任意进制计数器的设计
任意进制计数器的设计【摘要】计数器集成芯片一般有4位二进制、8位二进制或十进制计数器，而在实际应用中，往往需要设计一个任意n进制计数器，本文给出它的设计方法和案例。
【关键词】计数器；清零一、利用反馈清零法获得计数器1 集成计数器清零方式异步清零方式：与计数脉冲cp无关，只要异步清零端出现清零信号，计数器立即被清零。
此类计数器有同步十进制加法计数器ct74ls160、同步4位二进制加法计数器ct74ls161、同步十进制加/减计数器ct74ls192、同步4位二进制加/减计数器ct74ls193等。
同步清零方式：与计数脉冲cp有关，同步清零端获得清零信号后，计数器并不立刻被清零，只是为清零创造条件，还需要再输入一个计数脉冲cp，计数器才被清零。
属于此类计数器有同步十进制加法计数器ct74ls162、同步4位二进制加法计数器ct74ls163、同步十进制加/减计数器ct74ls190、同步4位二进制加/减计数器ct74ls191等。
2 反馈清零法对于异步清零方式：应在输入第n个计数脉冲cp后，利用计数器状态sn进行译码产生清零信号加到异步清零端上，立刻使计数器清零，即实现了n计数器。
在计数器的有效循环中不包括状态sn，所以状态sn只在极短的瞬间出现称为过渡状态。
对于同步清零方式：应在输入第n-1个计数脉冲cp后，利用计数器状态sn-1进行译码产生清零信号，在输入第n个计数脉冲cp 时，计数器才被清零，回到初始零状态，从而实现n计数器。
可见同步清零没有过渡状态。
利用计数器的清零功能构成n计数器时，并行数据输入端可接任意数据，其方法如下：①写出n计数器状态的二进制代码。
异步清零方式利用状态sn，同步清零方式利用状态sn-1。
②写出反馈清零函数。
③画逻辑图。
例1 试用ct74ls160的异步清零功能构成六进制计数器。
解：①写出sn的二进制代码。
sn=s6=0110②写出反馈清零函数。
③画逻辑图。
如图1所示。
运用QuartusⅡ研究74LS161异步清零问题
数字电子技术仿真实验报告——运用QuartusⅡ研究74LS161异步清零问题一、实验目的：1. 熟悉芯片74LS161的逻辑功能及其使用方法，并仿真出其异步清零实现模9计数功能的波形图。
2. 研究解决芯片74LS161异步清零中由于信号变化时的过渡过程和信号在电路内部的传输延时时间所遇到的冒险问题，仿真出正确波形。
3. 了解EDA软件平台Quartus II的使用方法及主要功能。
二、实验原理：4位二进制同步计数器（异步清零）——芯片74LS16174LS161十六进制计数器功能表芯片74LS161是一个二进制可预置同步计数器，它采用四个主从JK触发器作为记忆单元，故又称为4位二进制同步计数器。
它的功能有：异步清零、同步预置、计数、保持。
（见上图功能表所示）现用异步清零法实现芯片74LS161模9计数的功能，并解决输出波形中出现的冒险（毛刺）问题。
三、实验步骤：1. 建立工程项目（工程目录、名称和选择合适器件）2. 编辑设计图形文件（放置元件、连线、设定输入输出管脚名称）3. 编译设计图形文件（检查电路是否有错误）4. 时序仿真设计文件（得到仿真波形验证设计结果）(1)新建用于仿真的波形文件：执行File-New…命令，可建立和编辑的文件有三类：器件设计文件Device Design Files、软件文件Software Files和其他文件Other Files。
选择Other Files中的波形文件：双击左部区域，选中Node Finder选中list 和>>号把要显示的信号显示到右边的区域点：OK(2)设置仿真时间：设置Time 为100 单位为:us 下一个Grid Time 是设置合适的间隔时间。
设置好4个输入、预置端、清零端的高低电平和时钟信号后进行编译：显示：0 errors, 0 warnings 编译完成：放大后：结论：与74LS161异步清零模9计数态序表一致，达到实际要求。
同步清零与异步清零
资料【题目1】：如何理解数码寄存器和锁存器在时序电路中的作用？【相关知识】：数码寄存器结构，时序电路信号分类，集成电路输出方式等。
【解题方法】：数码是最简单的时序电路，其主要作用是并行寄存数据。
掌握寄存器的输入控制方式，了解寄存器的输出方式是应用数字寄存器的关键。
【解答过程】：图1是74LS451中规模集成并行数码寄存器。
数码寄存器的输入信号可分成三种：（1）锁存使能控制端，如图1中的LE。
只有当锁存使能信号有效（图1是上升沿）时，寄存器才能锁存输入数据(d3d2d1d0)，寄存器状态得到更新。
时钟信号经常作为锁存使能端的输入，以便协调时序电路的工作。
（2）控制输入端，它的作用可同时影响寄存器的多个输出，如图1中的CR。
有些控制输入端需要与锁存使能输入端配合才能生效，称这种控制为同步控制。
例1的清零属于异步控制。
（3）数据输入端，如图1的。
在微控制器单元（MCU）中，寄存器是十分重要的资源。
寄存器的主要作用是快速寄存算术逻辑运算单元（ALU）运算过程中的数据。
熟悉和了解MCU的寄存器是掌握MCU应用的关键。
MCU内部寄存器的位数通常与MCU的总线宽度相同，如普通51系列单片机的寄存器宽度是8位，嵌入式控制器和DSP处理器的寄存器宽度通常是32位或48位。
当寄存器应用在MCU单元的外部时，由独立的一片中规模集成电路组成，通常称之为锁存器。
常用的8位锁存器有74LS373，74LS374，74LS377，74LS573等。
应用锁存器时了解锁存器的锁存使能输入端的有效方式，控制输入端的控制方式和输出端的输出形式十分重要。
锁存使能输入控制方式有：低电平有效，高电平有效，时钟上升沿有效，时钟下降沿有效。
控制输入端有：异步清零，异步置数，同步清零，同步置数。
输出形式：普通TTL输出，OC输出，三态输出。
例1，74LS373的结构如图2所示，试分析其输入控制方式和输出方式。
观察74LS373逻辑电路图，配合74LS373提供的数据手册可知74LS373是高电平触发、低电平输出全能控制、输出具有三态功能的8位锁存器。
异步清零法原理
异步清零法原理
异步清零法是一种用于数字电路中的异步复位技术，用于将电路中的寄存器或触发器的状态清零。
该方法基于电路中逻辑门的特性，实现异步清零功能。
异步清零法的原理是利用与门和非门（反相器）来实现异步复位功能。
异步复位信号通常为一个低电平信号（例如0V），当接收到复位信号时，寄存器或触发器的状态会被强制清零。
以下是异步清零法的一种基本实现方式：
1. 异步复位信号：一个低电平信号（例如0V），表示需要将寄存器或触发器的状态清零。
2. 与门（AND gate）：将异步复位信号和需要清零的寄存器或触发器的时钟信号作为输入，输出连接到寄存器或触发器的清零端（例如CLR端）。
3. 非门（NOT gate）：将异步复位信号作为输入，输出连接到与门的另一输入端，将异步复位信号进行取反（反相）。
当异步复位信号为低电平时（0V），与门的输入为低电平与时钟信号，输出为低电平，对应于清零端（CLR端）的激活信号。
寄存器或触发器的状态被强制清零。
当异步复位信号为高电平时，与门的输入为高电平与时钟信号，输出为高电平，不会对寄存器或触发器的状态造成影响。
异步清零法可以确保在任何情况下都能及时清零寄存器或触发器，即使其他电路出现故障或异常情况。
它在数字电路设计中广泛应用，可以实现稳定和可靠的复位功能。
设计一个含有异步清零和计数使能的16位二进制加减可控的计数器
设计一个含有异步清零和计数使能的 16位二进制加减可控的计数器
28. 设计一个含有异步清零和计数使能的16位二进制加减可控计数器。P91- 3. 1.程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt16 IS PORT(EN,RST,UPD,CLK : IN STD_LOGIC; OUT1: OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END cnt16; ARCHITECTURE bhv OF cnt16 IS SIGNAL QQ:STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN PROCESS(EN,RST,UPD) BEGIN IF RST='1' THEN QQ<=(OTHERS=>'0'); --有复位信号清零 ELSIF EN='1' THEN --EN位高电平开始计数 IF CLK'EVENT AND CLK='1' THEN IF UPD='1' THEN --当UDP为1加计数 QQ<=QQ+1; ELSE --当UDP不为1减计数 IF QQ > "0" THEN --当减到0时 QQ<=QQ-1; --给QQ全1 ELSE QQ<=(OTHERS=>'1'); END IF; END IF; END IF; END IF; END PROCESS; OUT1<=QQ; END bhv;
实验五 含异步清零和同步使能4位加法计数器的VHDL设计
实验五含异步清零和同步使能4位加法计数器的VHDL设计一、实验目的1掌握计数器的VHDL设计方法；2掌握异步复位和同步复位和使能的概念；3掌握寄存器性能的分析方法（即分析芯片所能达到的最高时钟频率）。
二、实验内容1异步复位4位加法计数器的设计；2同步复位4位加法计数器的设计。
3异步清0和同步时钟使能的4位加法计数器三、实验原理复位：给计数器一个初值叫复位，如果所给初值为0，则称复位为清零。
异步复位：复位跟时钟无关，只要复位信号的复位电平出现，计数器立即复位，如图5－1所示；同步复位：复位跟时钟有关，当复位信号的复位电平出现时，计数器并不立即复位，而是要等到时钟沿到来时才复位，如图5－2所示。
异步复位4位加法计数器的VHDL设计代码见教材P122-P123，仿真波形如图5－3所示。
同步复位4位加法计数器的VHDL部分代码如下，仿真波形如图5－4所示。
.图5－1异步复位图5－2同步复位图5－3异步复位计数器仿真波形图5－4同步复位计数器仿真波形四、实验步骤（一）异步复位4位加法计数器的设计1建立一个设计工程，工程名为CNT4B；2打开文本编辑器，建立一个VHDL设计文件，其VHDL代码见教材P164中的例6－20，文件名存为CNT4B.VHD。
注意文件的扩展名要选为.vhd，而且要求工程名、文件名和设计实体名必须相同。
3选器件：ACEX1K，EP1K30TC144-3（旧）或Cyclone，EP3C40Q240C8目标芯片。
4编译；5建立波形文件，然后保存，其文件名必须与工程名一致；【波形设置：①设置仿真时间为10us:②设置输入信号的波形：时钟周期设置为200ns，其他输入信号的波形设置参看图6－3。
】6仿真，观察输出波形是否正确；7时序分析：分析芯片所能达到的最高时钟频率。
【打开时序分析器，然后执行菜单命令：analysis/register performance/start，可以看到最高时钟频率为100.00MHZ】（二）同步复位4位加法计数器的设计8建立一个设计工程，工程名为CNT4B_SYS；9打开文本编辑器，建立一个VHDL设计文件，其VHDL代码参看异步计数器代码和实验原理中的参考代码，文件名存为CNT4B_SYS.VHD。
含异步清零和同步时钟使能的4位加法器
含异步清零和同步时钟使能的4位加法器宁波⼯程学院电信学院ＥＤＡ系统设计与实践实验报告实验名称含异步清零和同步时钟使能的4位加法器班级电科（系统设计）08-2 姓名学号 0840*******组员姓名实验⽇期2011-5-1２指导⽼师实验四含异步清零和同步时钟使能的4位加法器⼀．实验⽬的学习计数器的设计，仿真和硬件测试。
进⼀步熟悉VHDL的编程⽅法。
⼆．实验内容本实验的内容是Quartus 11建⽴⼀个含计数使能、异步复位的4位加分计数器，SmartSOPC试验箱上进⾏硬件测试，由KEY1控制技术使能端ena并由LED指⽰，KEY2控制复位端rst并由LED2指⽰。
计数值由数码管指⽰。
三．实验原理Rst是异步清零信号，⾼电平有效。
Ema为是能端，能开始与暂停程序，当ena为0时，能所存信号。
四．实验步骤（1）破解Quartus 11;（2）建⽴⼯程：启动Quartus 11，建⽴空⽩⼯程。
命名为giui;（3）创建源程序⽂件：新建VHDL源程序⽂件giui，输⼊程序代码并保存，进⾏编译，若在编译过程中发现错误，则找出并更正，直⾄编译成功。
（4）编译并运⾏：编译并运⾏程序或者原理图，编译⽆误后，进⾏引脚锁定;（5）外部连接⽅式跟第2节相似。
五．实验程序⼀．在⼀个数码管上显⽰0~Ｆlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity giui isport(clk48:in std_logic;key_2bit:in std_logic;dig_4bit:out std_logic_vector(3 downto 0);seg:out std_logic_vector(7 downto 0));end giui;architecture m1 of giui issignal num1:std_logic_vector(3 downto 0);signal cnt:std_logic_vector(23 downto 0);signal t: std_logic;signal q:std_logic;beginfre:process(clk48,cnt)beginif clk48'event and clk48='1' thencnt<=cnt+1;end if;q<=cnt(23);end process fre;coun:process(q)beginif q'event and q='1' thenif t='1' then num1<="0000";elsenum1<=num1+1;end if;end if;end process;SEG<= "11000000" when num1="0000" else "11111001" when num1="0001" else "10100100" when num1="0010" else"10110000" when num1="0011" else"10011001" when num1="0100" else"10010010" when num1="0101" else"10000010" when num1="0110" else"11111000" when num1="0111" else"10000000" when num1="1000" else"10010000" when num1="1001" else"10001000" when num1="1010" else"10000011" when num1="1011" else"01000110" when num1="1100" else"10100001" when num1="1101" else"10000110" when num1="1110" else"11111111";dig_4bit<="1110" when t='1' else"1111" when t='0';end m1;⼆．4位加法器Library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sun_adder isport(clk:in std_logic;key:in std_logic;led1:out std_logic;dig:out std_logic_vector(3 downto 0);seg:out std_logic_vector(7 downto 0)); end sun_adder;architecture a of sun_adder issignal tmp:std_logic_vector(23 downto 0); signal tmp1:std_logic_vector(10 downto 0); signal address,pp:std_logic_vector(3 downto 0); signal p:std_logic_vector(1 downto 0);signal tt,t,q,q1: std_logic;signal num1,num2,num3,num4:std_logic_vector(3 downto 0);beginprocess(clk)beginif clk'event and clk='1' then tmp<=tmp+1;tmp1<=tmp1+1;end if;end process;q<=tmp(23);q1<=tmp1(10);process(q1)beginif q1'event and q1='1' then case p iswhen "00"=>pp<="1110";when "01"=>pp<="1101";when "10"=>pp<="1011";when others=>pp<="0111";end case;dig<=pp;case pp iswhen "1110"=>address<=num1;when "1101"=>address<=num2;when "1011"=>address<=num3;when others=>address<=num4;end case;p<=p+1;end if;end process;process(key)beginIf key'event and key='1' thent<= not t;end if;end process;process(q)beginif q'event and q='1' thenif t='1' then num1<="0000";num2<="0000";num3<="0000";num4<="0000";else num1<=num1+1;if num1="1001" then num1<="0000";tt<='1';if num2="1001" then num2<="0000";if num3="1001" then num3<="0000";if num4="1001" then num4<="0000";else num4<=num4+1; end if;else num3<=num3+1; end if;else num2<=num2+1; `1212212345123451233123`12341234123412341312end if; else num1<=num1+1;tt<='0'; end if; end if;end if;end process;seg<= "11000000" when address="0000" else"11111001" when address="0001" else"10100100" when address="0010" else"10110000" when address="0011" else"10011001" when address="0100" else"10010010" when address="0101" else"10000010" when address="0110" else "11111000" when address="0111" else "10000000" when address="1000" else "10010000" when address="1001" else "11111111";led1<='0' when tt='1' else'1' when tt='0';end a;六．实验现象。
altera fifo异步清零信号的时序
altera fifo异步清零信号的时序一、引言在数字电路设计中，FIFO（First In First Out）是一种常见的数据缓冲器，用于解决不同速度的数据传输之间的数据流失问题。
Altera是一家知名的FPGA芯片制造商，其FIFO模块提供了异步清零信号来实现清空缓冲区的功能。
二、FIFO异步清零信号的定义FIFO异步清零信号是一种特殊的控制信号，用于将FIFO缓冲区中的数据全部清空。
当该信号被激活时，FIFO模块会将缓冲区中的数据全部丢弃，并将指针重置为初始状态。
三、FIFO异步清零信号的工作原理FIFO异步清零信号的工作原理如下：1. 当FIFO异步清零信号被激活时，FIFO模块会检测到该信号的变化。
2. FIFO模块会立即停止写入数据和读取数据的操作，并将指针重置为初始状态。
3. FIFO模块会将缓冲区中的数据全部丢弃，不再进行任何处理。
4. FIFO异步清零信号被取消激活后，FIFO模块会恢复正常的读写操作。
四、FIFO异步清零信号的时序特性FIFO异步清零信号的时序特性如下：1. 异步清零信号可以随时激活，无需与其他信号同步。
2. 异步清零信号的激活时间和激活持续时间可以根据设计要求进行调整。
3. FIFO模块在接收到异步清零信号后会立即响应，无需等待时钟信号。
4. 异步清零信号的取消激活时间可以根据设计要求进行调整。
5. 异步清零信号的取消激活时间应保证足够长，以确保FIFO模块完全恢复正常操作。
五、FIFO异步清零信号的注意事项在使用FIFO异步清零信号时，需要注意以下几点：1. 异步清零信号的激活和取消激活应遵循设计规范，不得出现脉冲信号或持续激活导致异常操作。
2. 异步清零信号的激活和取消激活时间应考虑到FIFO模块的响应时间和恢复时间，避免信号过短或过长导致操作不稳定。
3. 在设计中，应考虑到异步清零信号与其他控制信号的相互作用，避免冲突或误操作。
六、总结FIFO异步清零信号是一种重要的控制信号，用于清空FIFO缓冲区中的数据。
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指导教师签字：
年 月 日
if load='0' then cqi:=data;else
if cqi<15 then cqi:=cqi+1;
else cqi:=(others =>'0');
end if;
end if;
end if;
end if;
if cqi>9 then cout<='1';--输出进位信号
else cout<='0';
实验报告
课程名称EDA技术应用
专 业电子信息工程
班 级
学 号
学 生 姓 名
实验报告
实验名称
含异步清零和同步使能的加法计数器
实验时间
学生学号
学生姓名
同组人员
专业班级
实验类型
设计性
指导老师
实验地点
学时
一、实验目的
1．了解二进制计数器的工作原理。
2．进一步熟悉QUARTUSII软件的使用方法和VHDL输入。
3．时钟在编程过程中的作用。
二、实验设备
1．PC机一台；
2．Altera Blaster下载器一根；
3．KHF-5实验箱一台。
三、实验原理
二进制计数器是应用中最多、功能最全的计数器之一，含异步清零和同步使能的加法计数器的具体工作过程如下：在时钟上升沿的情况下，检测使能端是否允许计数，如果允许计数（定义使能端高电平有效）则开始计数，否则一直检测使能端信号。在计数过程中再检测复位信号是否有效（低电平有效），当复位信号起作用时，使计数值清零，继续进行检测和计数。
9．实验完毕，关闭电源，整理实验器材。
六、实验结果
程序：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
--------------------------------------------------------------------
variable cqi : std_logic_vector(3 downto 0);
begin
if ret='0' then cqi:=(others =>'0');--计数器异步复位
elsif clk'event and clk='1' then--检测时钟上升沿
if en='1' then--检测是否允许计数（同步使能）
end if;
cq<=cqi;--计数值向端口输出
end process;
end behavHale Waihona Puke ;时序图：引脚配置图：
实验结果：
在时钟信号的作用下，通过使能端和复位信号来完成加法计数器的计数。实验中时钟信号使用数字时钟源模块的1HZ信号，用一位拨动开关SW1表示使能端信号，用复位开关S1表示复位信号，用LED模块的D1～D5来表示计数的二进制结果。实验LED亮表示对应的位为‘1’，LED灭表示对应的位为‘0’。
四、实验内容
本实验要求完成的任务是在时钟信号的作用下，通过使能端和复位信号来完成加法计数器的计数。实验中时钟信号使用数字时钟源模块的1HZ信号，用一位拨动开关SW1表示使能端信号，用复位开关S1表示复位信号，用LED模块的D1～D5来表示计数的二进制结果。实验LED亮表示对应的位为‘1’，LED灭表示对应的位为‘0’。通过输入不同的值模拟计数器的工作时序，观察计数的结果。实验箱中的拨动开关与FPGA的接口电路，LED灯与FPGA的接口电路以及按键开关模块与FPGA的管脚连接在《用户手册》做了详细说明。
五、实验过程
1．打开QUARTUSII软件，新建一个工程。
2．建完工程之后，再新建一个VHDL File，打开VHDL编辑器对话框。
3．按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序，用户可参照光盘中提供的示例程序。
4．编写完VHDL程序后，保存起来。方法同实验一。
5．对自己编写的VHDL程序进行编译并仿真，对程序的错误进行修改。
七、实验分析与总结
通过本次试验的学习，更加了解了二进制的工作原理，能够更熟练的使用QUARTUSII软件能够进行基本的VHDL语句的输入，了解了什么是时钟信号，基本掌握了含异步清零和同步使能的加法计数器的使用，通过使能端和复位信号来完成加法计数器的计数，能够顺利的解决实验过程中遇到的问题，比之前有了较大进步。
entity cnt11 is
port( clk,ret,en,load : in std_logic; --定义时钟、异步复位、同步使能信号
data : in std_logic_vector(3 downto 0); --计数结果
cq : out std_logic_vector(3 downto 0); --计数结果
cout : out std_logic --进位信号
);
end cnt11;
--------------------------------------------------------------------
architecture behave of cnt11 is
begin
process(clk,ret,en)
6．编译仿真无误后，依照《用户手册》进行管脚分配。分配完成后，再进行全编译一次，以使管脚分配生效。
7．用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。
8．将数字信号源F的时钟选择为1HZ，使拨动开关SW1置为高电平（使拨动开关向上），观察四位发光管D1~D4的亮灭变化，以及D5（进位信号）的变化情况。当复位键（底板上的按键开关S1键）按下后，计数是否被清零。拨动开关SW1置为低电平（拨动开关向下）观察加法器的工作情况。记录实验现象是否与自己的编程思想一致。