Quartus_II简明教程
QuartusII简明教程

Quartus II简明教程前言本教程是给Quartus II软件的初学者使用的入门级读物,主要翻译Altera公司DE2开发板CD-ROM 中的Quartus II Introduction Using Verilog Design教程而成。
主要内容是结合Altera公司的DE2开发板,通过一个简单的例子介绍使用Quartus II软件进行FPGA设计的整个流程,同时简单介绍FPGA设计的的一些基本知识。
主要作为哈尔滨理工大学电子科学与技术系的<<可编程逻辑器件>>和<<硬件描述语言>>两门课的试验指导材料使用。
限于水平,难免有错误和不妥之处,恳请读者批评指正。
联系作者,作者将不胜感激。
Altera公司的Quartus II设计软件是用来进行SOPC(System-on-a-programmable-chip)设计的综合设计环境。
本教程适用于Quartus II软件的新用户,介绍使用Quartus II软件的进行FPGA设计的基本方法。
需要注意,本教程并不是Quartus II软件的详尽的参考手册。
本教程包含的主要内容:1、典型的FPGA设计流程;2、开始3、新建project4、设计输入5、编译6、引脚分配7、仿真8、编程、配置FPGA器件9、板级调试1、典型的FPGA设计流程计算机辅助设计(Computer Aided Design,CAD)软件的使用使得使用可编程逻辑器件(Programmable Logic Device,PLD)器件(比如Field Programmable Gate Array,FPGA)进行数字逻辑电路设计变得非常容易。
使用CAD软件进行FPGA设计的典型流程如图1所示。
Quartus II软件支持以上设计流程的所有阶段。
本教程介绍Quartus II软件的基本特征。
2、开始在Quartus II软件中设计的每个电路或者子电路都叫做项目(Project)。
QuartusII教程(完整版)

Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (4)3 文本编辑(verilog) (14)4 波形仿真 (17)Quartus II 的使用在这里,首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后,双击Quartus II图标,屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard,可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具,以及目标器件系列和器件(也可以让Quartus II 软件自动选择器件)。
建立工程的步骤如下:(1)选择File菜单下New Project Wizard ,如图1.2所示。
图 1.2 建立项目的屏幕(2)输入工作目录和项目名称,如图1.3所示。
可以直接选择Finish,以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称(3)加入已有的设计文件到项目,可以直接选择Next,设计文件可以在设计过程中加入,如图1.4所示。
图 1.4 加入设计文件(4)选择设计器件,如图1.5所示。
图 1.5 选择器件(5)选择第三方EDA综合、仿真和时序分析工具,如图1.6所示。
图 1.6 选择EDA 工具(6)建立项目完成,显示项目概要,如图1.7所示。
图 1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下:(1)选择File 菜单下New ,新建图表/原理图文件,如图1.8 所示。
图 1.8 新建原理图文件(2)在图1.9的空白处双击,屏幕如图1.10所示:(3)在图1.10的Symbol Name 输入编辑框中键入dff后,单击ok按钮。
此时可看到光标上粘着被选的符号,将其移到合适的位置(参考图 1.11)单击鼠标左键,使其固定;(4)重复(2)、(3)步骤,给图中放一个input、not、output 符号,如图1.11所示;在图1.11中,将光标移到右侧input 右侧待连线处单击鼠标左键后,再移动到D触发器的左侧单击鼠标左键,即可看到在input和D触发器之间有一条线生成;图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕(5)重复(4)的方法将DFF和output连起来,完成所有的连线电路如图1.12所示;(6)在图1.12中,双击input_name使其衬低变黑后,再键入clk,及命名该输入信号为clk,用相同的方法将输出信号定义成Q;如图1.13所示。
Quartus-II软件的使用方法

Q u a r t u s I I软件的使用方法1、创建工程运行quartus II软件,如下图:建立工程,File New Project Wizad,既弹出“工程设置”对话框,如下图:单击此对话框最上一栏右侧的“...”按钮,在d盘中建一个工程文件夹,取名为test。
单击“打开”按钮,在第二行和第三行中填写为“half_adder”。
按Next按钮,出现添加工程文件的对话框,如下图:这里我们先不管它,直接按next进行下一步,选择FPGA器件的型号,如下图:在Family下拉框中,我们选择Cyclone V系列FPGA,选择此系列的具体芯片5CSEMA5F31C6。
执行next出现选择其它EDA工具setting对话框如下图,选择ModelSim_Altera为默认的Simulation 工具,语言为Verilog HDL.执行next出现选择其它EDA工具对话框,我们用Quartus II的集成环境进行开发,因此这里不作任何改动,按next进入工程的信息总概对话框,按Finish按钮即建立一个项目。
2、建立顶层文件。
(1)执行File New,弹出新建文件对话框,如下图:选择“Verilog HDL File”按OK即建立一个空的verilog 文件,按下图写入half_adder代码,我们把它另存为(File Save as),接受默认的文件名,以使该文件添加到工程中去。
如下图:(2)设置。
在建立工程时我们选定了芯片型号,也可以在这一步设定,在菜单Assignments Device,弹出对话框,如下图:(3)编译。
按主工具栏上的编译按钮即开始编译,Message窗口会显示一些编译信息,最后编译成功弹出提示,如下图:3、仿真对工程编译通过后,必须对其功能和时序性质进行仿真测试,以了解设计结果是否满足原设计要求。
具体步骤如下:1功能仿真选择菜单processing -->start --> start test bench template writertestbench 文件创建完成打开testbench文件编写testbench文件见红色方框,编辑完后,保存。
实验十 Quartus II简明教程(简化)

实验十Quartus II简明教程在本实验中,我们通过设计一个2输入与门的例子,学习QuartusⅡ软件的使用。
1.文件及工程建立首先为该设计(工程)建立一个目录,如C:\VHDL\and2gate,然后运行Quartus Ⅱ 6.0,进入Quartus Ⅱ 6.0集成环境。
1) 新建文件选择菜单【File】→【New】,出现如图10-1所示的对话框,在框中选中【VHDL File】,单击【OK】按钮,即选中文本编辑方式。
在弹出的编辑窗口中输入and2gate.VHD源程序。
输入完毕后,选择菜单【Flie】→【Save As】,即出现文件保存对话框。
首先选择存放本文件的目录C:\VHDL\and2gate,然后在【文件名】框中输入文件名and2gate,然后单击【保存】。
即把输入的文件保存在指定的目录中。
图10-2是新建的文件and2gate.VHD。
本实验中的and2.VHD源程序如下:--and2gate.VHD源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY and2 gate ISPORT(a,b: IN STD_LOGIC;y: OUT STD_LOGIC);END and2 gate;ARCHITECTURE one OF and2 gate ISBEGINy<=a and b;END one;图10-1 新建文件类型的选择框图10-2 新建的文件and2gate.VHD2) 新建工程在弹出的窗口(图10-3)中点击【是(Y)】确认新建工程。
或者执行【File】→【New Project Wizard】命令,打开新建工程向导,将出现如图10-4所示的对话框。
第一栏为工作目录,第二栏为工程名,第三栏为顶层文件的实体名(应与第二栏工程名保持一致)。
图10-3 保存VHD文件后弹出的窗口图10-4 新建工程——工程参数设置3) 将文件添加到对应的工程点击【Next】将弹出如图10-5所示的添加文件操作界面,点击最上面【File Name】右侧的【…】按钮,找到工作目录下的and2gate.vhd文件并加入。
QUARTUSII操作

:为选定的信号赋予高电平;
:为选定的信号不进行赋值;
:为选定的信号赋原值的相反值;
:专门设置时钟信号;
:把选定的信号用一个时钟信号或是周期性信号来 代替; :为总线信号赋值; :为选定的信号随机赋值;
保存好文件, 默认文件名
单击“assignments”菜单下的“settings”令,在弹 出的“settings”对话框中进行设置。如上图,单击左侧 标题栏中的“simulator settings”选项后,在右侧的 “simulator mode”下拉菜单中 选择“functional”选 项即可,单击“ok” 按钮后完成设置。
在上页的界面中,你可以添加已经写好的程 序模块,实现模块共享,如果需要添加直接点 击“Add”按 选择 芯片 钮就可以 了,如果不 需要直接点 击 “next”, 出现这个 界面:
点击进入下 一界面
点击完成
选择VHDL FILE
点击进 入编辑 界面
输入文 本文件
保存文件,注意保存 的文件名要和文本 的实体名一致
启动编译
编译成功
建立仿真文件
设置仿真时间区域,并进行波 形文件存盘(选择File中的Save as)
设置仿真结束时间为100US
设置仿真 结束时间
在空白处双击 鼠标左键
选 择”NODE FINDER”
点击”LIST”
选择需要 的信号
接下来分别对各输入端口进行设置,完成之 后,单击保存文件按钮进行保存。
:在波形文件中添加注释; :修改信号的波形值,设定选定区域的波形; :放大,缩小波形; :全屏显示波形文件;
:在波形文件信号栏中查找信号名,可以快 捷地找到待观察信号; :将信号栏中的名称用另一个名称代替; :为选定的信号赋予未初始化状态; :为选定的信号赋予不定状态;
Quartus II入门篇(基本操作)

例化顶层文件名
一个工程实例Verilog_ex2
时序约束:点击 会新建".sdc文件",这种文件可以编写一些脚本,进行时序 约束。 依次点击 ,当点击Read SDC File后,
可以点击Constrains 会有很多约束选项,用户也可以通过编 写脚本,自定义时序约束。 eg: creat clk 最后点击Write SDC File 如果时序约束条件未达成会在Critical Warning中警告
需对未使用的管脚设置,以防警告
Assignments→Device →Device and Pin Options→Unused Pins→As input tristated
一个工程实例Verilog_ex2 工程文件Verilog_ex2的路径: C:\Users\Administrator\FPGA_workspace,注意不能有 中文。 仿真:(1)下载安装ModelSim-Altera或ModelSim,然 后确定路径Tools → Options→ General→ EDA Tool Options;(2)Processing→start→start Test Bench Template Writer会在“simulation”的“modelsim”文件夹下 得到".vt"的一个文件,编写得到Test Bench ;(3) Assignments→Settings→Simulation→Test Benches → New(按下图设置);(4)Tools→Run EDA Simulation Tool→EDA RTL Simulation;
creatclk最后点击writesdcfile如果时序约束条件未达成会在criticalwarning中警告设计完以后需要管脚分配可以assignmentspinplanner管脚分配将管脚直接拖动到芯片对应管脚分布图的标识上也可以直接在location上直接输入管当所有工作完成以后可以点击下载程序或者点击task下的programdevice
Quartus_II使用教程-完整实例

Quartus Ⅱ入门教程(一个Verilog 程序的编译和功能仿真)Quartus Ⅱ 是Altera 公司推出的专业EDA 工具,支持原理图输入、硬件描述语言的输入等多种输入方式。
硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。
接下来我们对这种智能的EDA 工具进行初步的学习。
使大家以后的数字系统设计更加容易上手。
●快捷工具栏:提供设置(setting ),编译(compile)等快捷方式,方便用户使用,用户也可以在菜单栏的下拉菜单找到相应的选项。
● 菜单栏:软件所有功能的控制选项都可以在其下拉菜单中找到。
●信息栏:编译或者综合整个过程的详细信息显示窗口,包括编译通过信息和报错信息。
第二步:新建工程(file>new Project Wizard1 工程名称:2添加已有文件(没有已有文件的直接跳过next )3 选择芯片型号(我们选择MAX3000A 系列下的EPM3256AQC208-10芯片) (注:如果不下载到开发板上进行测试,这一步可以不用设置)4 选择仿真,综合工具(第一次实验全部利用quartus 做,三项都选None ,然后next )5 工程建立完成(点finish )第三步:添加文件(file>new> VHDL file),新建完成之后要先保存。
第四步:编写程序以实现一个与门和或门为例,Verilog描述源文件如下:module test(a,b,out1,out2);input a,b;Output out1,out2;assign out1=a&b;assign out2=a | b;endmodule然后保存源文件;第五步:检查语法(点击工具栏的这个按钮(start Analysis & synthesis))点击确定完成语法检查第六步:(锁定引脚,点击工具栏的(pin planner ))(注:如果不下载到开发板上进行测试,引脚可以不用分配)双击location各个端口的输入输出第七步:整体编译(工具栏的按钮(start Complilation))第八步:功能仿真(直接利用quratus进行功能仿真)1将仿真类型设置为功能仿真(Assignments>setting>Simulator Settings>下拉>Function)2 建立一个波形文件:(new>Vector Waveform File )然后导入引脚(双击Name 下面空白区域>Node Finder>list>点击):接下来设置激励信号(单击>选择>Timing>Multiplied by 1)设置b 信号源的时候类同设置a 信号源,最后一步改为然后要先生成仿真需要的网表(工具栏processing>Generate Functional Simulation Netlist)接下来开始仿真(仿真前要将波形文件保存,点击工具栏开始仿真):实用标准文案文档观察波形,刚好符合我们的逻辑。
QuartusII教学教程(完全版)

Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (5)3 文本编辑(verilog) (15)4 波形仿真 (18)Quartus II 的使用在这里,首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后,双击Quartus II图标,屏幕如图1.1所示。
图1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard,可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具,以及目标器件系列和器件(也可以让Quartus II 软件自动选择器件)。
建立工程的步骤如下:(1)选择File菜单下New Project Wizard ,如图1.2所示。
图1.2 建立项目的屏幕(2)输入工作目录和项目名称,如图1.3所示。
可以直接选择Finish,以下的设置过程可以在设计过程中完成。
图1.3 项目目录和名称(3)加入已有的设计文件到项目,可以直接选择Next,设计文件可以在设计过程中加入,如图1.4所示。
图1.4 加入设计文件(4)选择设计器件,如图1.5所示。
图1.5 选择器件(5)选择第三方EDA综合、仿真和时序分析工具,如图1.6所示。
图1.6 选择EDA 工具(6)建立项目完成,显示项目概要,如图1.7所示。
图1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下:(1)选择File 菜单下New ,新建图表/原理图文件,如图1.8 所示。
图1.8 新建原理图文件(2)在图1.9的空白处双击,屏幕如图1.10所示:(3)在图1.10的Symbol Name 输入编辑框中键入dff后,单击ok按钮。
此时可看到光标上粘着被选的符号,将其移到合适的位置(参考图1.11)单击鼠标左键,使其固定;(4)重复(2)、(3)步骤,给图中放一个input、not、output 符号,如图1.11所示;在图1.11中,将光标移到右侧input右侧待连线处单击鼠标左键后,再移动到D触发器的左侧单击鼠标左键,即可看到在input和D触发器之间有一条线生成;图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕(5)重复(4)的方法将DFF和output连起来,完成所有的连线电路如图1.12所示;(6)在图1.12中,双击input_name使其衬低变黑后,再键入clk,及命名该输入信号为clk,用相同的方法将输出信号定义成Q;如图1.13所示。
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如果你使用Quartus II文本编辑器新建Verilog文件,并且勾选了Add file to current project复选框(按照前面的描述),那么light.v已经是project的一部分了,而且在图17中已经列了出来。否则light.v必须被加入到该项目中。所以如果你使用的不是Quartus II软件的文本编辑器,先拷贝light.v文件到introtutorial文件夹,然后在图17中,点击File name按钮,弹出窗口如图18所示。
图8
5、用户可以指定你想使用的第三方的EDA工具。电子电路设计中常用的一个名词就是EDA (Electronic Design Automation)工具,EDA工具在Quartus II软件中主要指第三方工具,第三方工具就是指由Altera公司以外的一些其它公司开发的一些工具。因为我们只使用Quartus II软件,我们不选择任何其它的工具,选择Next,如图10所示。
图18
选择light.v文件然后点击Open按钮。弹出图18-1窗口,在图18-1窗口中点击Add按钮,弹出图17所示对话框。点击OK按钮将light.v文件包含到该项目中。(需要补充)
图18-1
5、
文件light.v中的Verilog代码被Quartus II软件的几个工具所处理,以分析代码的语法有无错误、综合并且产生针对特定目标器件的配置文件,这些工具由Quartus软件的编译器所控制。通过选择Processing > Start Compilation,或者点击工具栏 图标。随着编译过程的进行,Quartus II软件主窗口的左侧会显示编译的进度。如编译成功会弹出对话框请求确认,如图19-1所示,点击OK,弹出如tus II设计软件是用来进行SOPC(System-on-a-programmable-chip)设计的综合的设计环境。本教程适用于Quartus II软件的新用户,介绍使用Quartus II软件的进行FPGA设计的基本方法。需要注意,本教程并不是Quartus II软件的详尽的参考手册。
图2 Quartus II启动画面
在弹出的File菜单上单击单击Exit菜单项,这样可以退出Quartus II软件。一般情况下,无论任何时候使用鼠标选择时,都是使用鼠标左键。因此,通常情况下我们不再明确指出使用鼠标的那个键。少数情况下,当有必要使用鼠标右键时,我们才明确指出。
对于有些命令,需要按顺序访问几个菜单命令才可以。本教程中使用符号Menu1 > Menu2 > Item表示使用鼠标左键先点击菜单Menu1,然后在弹出的菜单中鼠标左键点击Menu2项,然后在弹出的菜单中鼠标单击Item项。例如,File < Exit表示使用鼠标命令退出Quartus II软件。许多的命令也可以通过鼠标点击工具栏上相应得图标来完成。将鼠标放到工具栏上相应的图标上,与图标相对应的命令会显示出来。
1.1 Quartus II在线帮助
Quartus II软件提供了大量的在线帮助文档,帮您解决在使用Quartus II软件过程中遇到的许多问题。这些文档可以通过Help窗口中菜单访问。
图3文件菜单
3、
为开始一个新设计,必须先定义一个设计项目project。Quartus II软件通过提供一个Wizard,使用户的设计任务变得非常简单。为新建一个Project可按如下步骤执行:
Quartus II软件的引脚分配通过Assignment Editor完成。选择Assignments > Pins打开如图24所示的
7、
附录
限于作者水平
作者:王建民
作者单位:哈尔滨理工大学电子科学与技术系
修该时间:2008年5月12日
版本:0.1
启动Quartus II软件,会打开如图2所示启动画面。启动画面中包含了使用Quartus II软件所需要的几个窗口,用户可以通过鼠标在窗口中选择想要执行的功能。Quartus II软件所提供的绝大多数命令都可以通过选择位于标题栏下面的一系列菜单命令来完成。比如,在Quartus II软件的菜单File单击鼠标左键,打开如图3所示的文件菜单。
图12
图13给出了12所示电路的Verilog描述。注意到这个Verilog模块叫做light,正好与图5中所填写的项目顶层模块名相匹配。这些代码可以使用任何的文本编辑器进行编辑并将其保存成ASCII文件,或者使用Quartus II软件的文本编辑工具。文件可以保存成任意的名字,但一般的设计惯例是使用与顶层模块同样的名字。文件的扩展名必须是.v,扩展名为.v表明它是Verilog文件,所以我们使用light.v作为文件名。
1、选择File < New Project Wizard弹出如图4所示对话框,该对话框显示Wizard所包含的各项内容。如果选中Don’t show me this introduction again。那么在下一次在新建项目是可以不再显示本对话框。点击Next按钮,显示图5所示对话框。
图4
图5
2、设定工作目录为introtutorial,当然如果你喜欢你也可以选择其它的文件夹作为工作目录。Project项目必须有一个名字,而且项目名一般与设计的顶层模块名一致。本教程中的Project名和顶层模块名都为light,如图5所示。点击Next。因为我们还没有建立文件夹introtutorial,Quartus II软件弹出如图6所示对话框,询问你是否新建introtutorial文件夹,点击Yes,这样会打开如图7所示窗口。
本教程包含的主要内容:
1、典型的FPGA设计流程;
2、开始
3、新建project
4、设计输入
5、编译
6、引脚分配
7、仿真
8、编程、配置FPGA器件
9、板级调试
1、
计算机辅助设计(Computer Aided Design,CAD)软件的使用使得使用可编程逻辑器件(Programmable Logic Device,PLD)器件(比如Field Programmable Gate Array,FPGA)进行数字逻辑电路设计变得非常容易。使用CAD软件进行FPGA设计的典型流程如图1所示。
6、
以上编译过程中,Quartus II软件自由选择FPGA器件的引脚作为电路的输入和输出。然而,DE2开发板上的FPGA与其它的器件已经连接好。我们使用扳钮开关Switch,SW0和SW1作为我们的例子电路的外部输入x1和x2。这两个开关分别被连接到FPGA的N25和N26引脚。连接输出f到绿色的发光二极管LEDG0,LEDG0连接到FPGA的AE22引脚。
图14
图15
图16
(在light.v标签上点击鼠标右键,弹出图窗口16-1所示,选择Detach Window,弹出如图16-2所示文本编辑窗口,点击最大化按钮,最大化文件编辑器)
在Text Editor窗口输入图13所示的Verilog代码,点击File < Save或者通过快捷键Ctrl+s保存文件。
图13
4
本节介绍如何使用Quartus II文本编辑器。如果你使用其它的文本编辑器新建Verilog源代码,你可以跳过本节内容,并将其命名为light.v。
选择File > New弹出如图14所示对话框,选择Verilog HDL,点击OK。这样会打开文本编辑器窗口。首先需要为新建的Verilog文件指定一个文件名。选择File > Save As打开如图15所示的对话框。在Save as type中选择Verilog HDL File。在File name中填写light。并且勾选Add file to current project。点击Save,这样会将该文件保存在introtutorial文件夹,同时打开Text Editor窗口。
图1 FPGA设计的典型设计流程
Quartus II软件支持以上设计流程的所有阶段。本教程介绍Quartus II软件的基本特征。
2、
在Quartus II软件中设计的每个电路或者子电路都叫做项目(Project)。Quartus II软件每次只能打开一个Project,并且一个Project的所有信息都必须保存在同一个文件夹。为了开始一个新逻辑电路的设计,首先第一步就是新建一个文件夹来保存此Project的文件。为了保存本教程的设计项目Project,新建文件夹D:\introtutorial。本教程运行的例子是一个简单两路开关控制电路。
图19-1
图19
在Quartus II窗口的底部的message窗口,会显示在编译过程中的各种信息。如果编译过程中有错误出现,都会有相应的错误信息给出。
编译结束后,Quartus II软件会给出一个编译报告。显示编译报告的窗口会自动显示,如图19所示。窗口可以以正常的方式改变大小、最大化或者关闭,可以通过选择Processing > Compilation Report或者点击 图标随时打开Compilation Report。
6、关于整个项目的一些设定会显示在如图10所示的对话框。点击Finish按钮,返回到Quartus II主窗口。但是在标题栏中显示的项目名称为light,如图11所示。
图9
图10
图11
4、
本教程使用一个两路Led灯控制电路,如图12所示。本电路可以用两个开关x1和x2作为输入来控制一个LED灯。开关的闭合代表逻辑值1。电路的真值表在图12中一并给出。注意到该电路实现的正好是输入x1和x2的异或功能,但是我们将使用该电路的门级描述。
图16-1
图16-2
4
我们在图7中已经介绍过,可以通过勾选复选框的方法来指定哪个设计文件应该包括在项目中。为了检查哪个文件包含在目前的项目中,选择Assignment > Settings,打开如图17所示对话框,在左侧的Category中选择File选项。选择Project > Add/Remove Files也可以打开此对话框。